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    • 专利摘要:
    一目標在於提出一種半導體裝置，其甚至在停止供應電源電壓之後，可維持邏輯電路單元之間的連接關係或邏輯電路單元之各者的電路組態。另一目標在於提出一種半導體裝置，在其中可高速改變邏輯電路單元之間的連接關係或邏輯電路單元之各者的電路組態。在可重組態電路中，氧化物半導體係用於一儲存在電路組態上之資料、連接關係或之類的半導體元件。具體來說，氧化物半導體係用於半導體元件的一通道形成區。
    公开号:TW201324335A
    申请号:TW101117373
    申请日:2012-05-16
    公开日:2013-06-16
    发明作者:Masashi Fujita；Yutaka Shionoiri；Kiyoshi Kato；Hidetomo Kobayashi
    申请人:Semiconductor Energy Lab；
    IPC主号:G11C7-00
    专利说明:
    半導體裝置
    本技術領域係關於一種半導體裝置、一種半導體裝置的驅動方法、及一種半導體裝置的製造方法。半導體裝置特別是一種包括如電晶體之半導體元件的半導體積體電路。
    可程式邏輯裝置(PLD)係其中一種半導體積體電路。PLD係一種具有在製造之後可被決定和改變(可重組態的)的內部組態之積體電路(請見專利文件1)。
    PLD具有超越傳統專用積體電路(ASIC)的優點如下：可縮短發展週期且PLD能彈性地反應設計規格的改變。因此，PLD係使用在各種裝置中。
    PLD包括例如複數個邏輯電路單元及邏輯電路單元之間的佈線。藉由改變每個邏輯電路單元的電路組態或藉由改變邏輯電路單元之間的連接關係可改變PLD的功能。
    另外，PLD可包括一儲存電路，其中關於每個邏輯電路單元之電路組態的資料及關於邏輯電路單元之間之連接關係的資料可儲存在儲存電路中。
    例如，使用算術邏輯單元(ALU)來作為邏輯電路單元。ALU通常由一包括加法器、減法器等之組合的算術運算單元、一包括AND電路、OR電路等之組合的邏輯運算單元、一包括移位電路的移位運算單元、及一選擇這些單元以輸出其輸出的選擇器電路(如多工器)構成。 〔參考〕
    專利文件1：日本公開專利申請案第H11-317659號
    當使用SRAM或DRAM作為儲存電路時，可高速改變例如ALU之間的連接關係或每個ALU的電路組態。然而，因為SRAM或DRAM是揮發性的，所以當停止供應電源電壓時便失去已儲存的資料。
    當使用為非揮發性的快閃記憶體係作為儲存電路時，甚至在停止供應電源電壓之後仍可維持資料。然而，由於快閃記憶體的驅動電壓很高，因此很難實現高速運作及降低功率耗損。
    鑒於上述，本發明之一實施例的一目標在於提出一種半導體裝置，其甚至在停止供應電源電壓之後，仍可長時間維持邏輯電路單元之間的連接關係或每個邏輯電路單元的電路組態。
    本發明之一實施例的另一目標在於提出一種半導體裝置，在其中可高速改變邏輯電路單元之間的連接關係或每個邏輯電路單元的電路組態。
    根據本發明之一實施例，半導體裝置包括一儲存關於電路組態或之類的資料之儲存電路，且包括一在儲存電路中包括氧化物半導體之半導體元件。具體來說，半導體裝置係為一可程式邏輯裝置(PLD)且包括一邏輯電路單元及一儲存電路。邏輯電路單元的電路組態係依照儲存在儲存電路中的資料來維持。
    半導體裝置最好包括複數個邏輯電路單元，在此情況下儲存電路維持每個邏輯電路單元的電路組態或邏輯電路單元之間的連接關係。邏輯電路單元可以是一種算術邏輯單元(ALU)並可包括一運算電路、一選擇器電路或之類。
    請注意在本說明書中，PLD亦稱為可重組態電路。
    同樣請注意在本說明書中，半導體裝置係指一可藉由利用半導體來運作的通用物件(例如，元件和裝置)。半導體裝置在其範疇中包括半導體元件(例如，電晶體和二極體)、包括半導體元件的電裝置(例如，電子電路、顯示裝置、和發光裝置)、及包括電裝置的電子裝置。
    根據本發明之另一實施例，半導體裝置包括複數個運算電路、一選擇器電路、及一包括一電晶體和一電容器的儲存電路。儲存電路通過電晶體將資料輸入至電容器和選擇器電路。選擇器電路依照資料選擇複數個運算電路的至少一運算結果。氧化物半導體係用於電晶體的通道形成區。
    根據本發明之另一實施例，半導體裝置包括複數個邏輯電路單元和一連接器單元。連接器單元包括一第一電晶體和一儲存電路。儲存單元包括一第二電晶體和一電容器。第一電晶體之源極和汲極之其一者係電性連接複數個邏輯電路單元之其一者。第一電晶體之源極和汲極之另一者係電性連接複數個邏輯電路單元之另一者。儲存電路通過第二電晶體將資料輸入至電容器和第一電晶體之閘極。第一電晶體依照資料控制複數個邏輯電路單元之其一者和另一者之間的電性連接。氧化物半導體係用於第二電晶體的通道形成區。
    根據本發明之另一實施例，半導體裝置包括複數個邏輯電路單元，各包括複數個運算電路和一選擇器電路、一第一儲存電路，包括一第一電晶體和一第一電容器、及一連接器單元，包括一第二電晶體和一第二儲存電路。第二儲存電路包括一第三電晶體和一第二電容器。第一儲存電路通過第一電晶體將第一資料輸入至第一電容器和選擇器電路。選擇器電路依照第一資料選擇複數個運算電路的至少一運算結果。第二電晶體之源極和汲極之其一者係電性連接複數個邏輯電路單元之其一者。第二電晶體之源極和汲極之另一者係電性連接複數個邏輯電路單元之另一者。第二儲存電路通過第三電晶體將第二資料輸入至第二電容器和第二電晶體之閘極。第二電晶體依照第二資料控制複數個邏輯電路單元之其一者和另一者之間的電性連接。氧化物半導體係用於第一電晶體和第三電晶體的通道形成區。
    根據本發明之一實施例，可能提出一種半導體裝置，其甚至在停止供應電源電壓之後，仍可長時間維持關於邏輯電路單元之間之連接關係的資料或關於每個邏輯電路單元之電路組態的資料。
    此外，根據本發明之一實施例，可能提出一種半導體裝置，在其中可在高速或低功率耗損下改變邏輯電路單元之間的連接關係或每個邏輯電路單元的電路組態。
    在下將參考附圖來詳細說明實施例。請注意本發明並不侷限以下說明，且本領域之熟知技藝者輕易了解到在不脫離本發明的宗旨及範圍下可不同地改變其方式和細節。因此，本發明不應被解釋為受限於以下實施例的說明。
    請注意例如當使用相反極性的電晶體時或當在電路操作中改變電流流向時，有時會互相代替「源極」和「汲極」的功能。因此，在本說明書中，「源極」和「汲極」之名稱可互相代替。
    「電性連接」之名稱包括透過一「具有任何導電功能之物件」來連接元件的情況。沒有特別限定具有任何導電功能之物件，只要電信號可在透過此物件連接之元件之間傳送及接收即可。具有任何導電功能之物件的例子是如電晶體、電阻器、電感器、電容器、及具有各種功能之元件的切換元件，以及電極和線路。
    即便電路圖顯示獨立元件猶如互相電性連接時，實際上會有一個導電膜具有複數個元件的功能之情形，如部分的佈線亦當作電極之情形。本說明書中的「電性連接」在其範疇中包括一個導電膜具有複數個元件的功能之情形。
    「在上方」或「在下方」之名稱並不一定表示一個元件直接置於另一元件上面或直接置於另一元件下面。例如，「在閘絕緣層上方的閘極」之敘述可表示有一元件置於閘絕緣層與閘極之間。
    為了容易理解，在有些例子中並不會精確地表現每個在圖中所示之元件的位置、大小、範圍或之類。因此，所揭露之發明並不必受限於圖中所揭露的位置、大小、範圍或之類。
    使用如「第一」、「第二」、和「第三」之序數是為了避免元件之間的混淆。 (實施例1)
    在本實施例中，將說明半導體裝置的實例。
    第1A圖係一半導體裝置的方塊圖之實例。
    第1A圖之半導體裝置包括一邏輯電路單元101和一儲存電路103。邏輯電路單元101包括複數個邏輯電路105。在半導體裝置中，複數個邏輯電路105之至少一者係依照儲存在儲存電路103中的資料(亦稱為信號)選出，且決定邏輯電路單元101的電路組態。
    邏輯電路單元101的例子係為ALU。複數個邏輯電路105的例子係為如加法器，減法器，乘法器、AND電路、OR電路、NOT電路、XOR電路、及移位電路的運算電路、及如多工器的選擇器電路。替代地，邏輯電路105可以是一如電晶體的元件。可以說邏輯電路105係為包括一或複數個當作開關的元件(例如，電晶體)之電路。
    邏輯電路單元101的電路組態可適當地依照儲存在儲存電路103中的資料改變，如此可使用邏輯電路單元101作為例如加法器或AND電路。
    再者，邏輯電路單元101的電路組態可藉由保持儲存電路103中的資料來維持。請注意儲存電路103可包括在邏輯電路單元101中。以下將說明半導體裝置的具體電路組態及驅動方法。 (儲存電路103和邏輯電路105的電路組態)
    第1B圖繪示儲存電路103和邏輯電路105的具體電路組態之實例。
    儲存電路103包括一電晶體107和一電容器109。請注意可設置複數個儲存電路103，且儲存電路103的數量可依照邏輯電路單元101的組態來決定。當設置複數個儲存電路103時，儲存電路之群組可簡稱為儲存電路或儲存電路單元。此外，儲存電路103可包括一如電阻器或二極體的元件。
    電晶體107係由氧化物半導體組成。具體來說，氧化物半導體係用於電晶體107的通道形成區。請注意在第1B圖中，在電晶體107旁邊寫了「OS」以指出在電晶體107中使用氧化物半導體。
    電晶體107之閘極係電性連接端點W。電晶體107之源極和汲極之其一者係電性連接端點D。電晶體107之源極和汲極之另一者係電性連接端點F和電容器109之一對電極之其一者。電容器109之成對電極之另一者係電性連接端點C。在此，每個端點可電性連接一佈線或一電極。請注意可將固定電位(例如，低電源電位)輸入至端點C。
    邏輯電路105包括一電晶體111。在此，為了簡單明瞭而說明邏輯電路105包括一個電晶體的情形；邏輯電路105可具有另一種結構。
    電晶體111之閘極係電性連接儲存電路103之端點F。亦即，電晶體111之閘極係電性連接電晶體107之源極和汲極之另一者和電容器109之成對電極之其一者。電晶體111之源極和汲極之其一者係電性連接端點I。電晶體111之源極和汲極之另一者係電性連接端點O。
    對於電晶體111，可使用各種如一包含屬於元素週期表第14族(例如，矽)之半導體的半導體、一有機半導體、一化合物半導體、及一氧化物半導體的半導體之任一者。另外，可使用非晶半導體、微晶半導體、多晶半導體、單晶半導體等。具體來說，這種半導體係用於電晶體111的通道形成區。
    使用單晶半導體之電晶體的實例係一使用單晶半導體基板的塊內電晶體和一使用SOI基板的薄膜電晶體。例如，可使用玻璃基板或半導體基板來作為用於SOI基板的基底基板。使用非晶半導體、微晶半導體、或多晶半導體之電晶體的實例係一設置在玻璃基版、半導體基板或之類上的薄膜電晶體。 (儲存電路103和邏輯電路105的驅動方法)
    將說明第1B圖所示之儲存電路103和邏輯電路105的驅動方法。
    以下列方式來將資料保留(儲存)在儲存電路103中。首先，電晶體107由輸入至其閘極的控制信號Write(輸入至端點W的控制信號)打開。接著，將對應於資料Data的信號電位(輸入至端點D的信號電位)通過在導通狀態下的電晶體107輸入至電容器109之成對電極之其一者。換言之，儲存電路103具有通過電晶體107將資料Data輸入至電容器109的功能。
    之後，電晶體107由輸入至其閘極的控制信號Write(輸入至端點W的控制信號)關閉，藉此將信號電位保持在電容器109之成對電極之其一者上。此時，信號電位亦保持在端點F上。以上述方式，資料Data可儲存在儲存電路103中。
    例如，在電晶體107中使用氧化物半導體，於是，電晶體107之截止電流(亦稱為洩漏電流)會極低於矽基型電晶體之截止電流。因此，當電晶體107截止時，儲存電路103可長時間保持在電容器109之成對電極之其一者和端點F上的信號電位中。由此，例如，甚至在停止供應電源電壓給半導體裝置之後，儲存電路103仍可長時間保持資料Data。
    另外，例如，包括具有氧化物半導體之電晶體107的儲存電路103之驅動電壓比包括矽基型電晶體之快閃記憶體的驅動電壓更低。因此會比在使用快閃記憶體的情況更有可能實現較高速運作及較低功率耗損。
    在第1B圖之邏輯電路105中，將信號電位輸入至電晶體111之閘極並控制電晶體111的導通/截止狀態。亦即，控制端點I和端點O之間的電傳導。因為儲存電路103可長時間保留資料Data，所以甚至在停止供應電源電壓給半導體裝置之後，仍可維持邏輯電路105的電路組態。第1B圖中的「維持邏輯電路105的電路組態」意指維持電晶體111的導通/截止狀態(端點I和端點O之間的電傳導或非電傳導)。
    希望電晶體111能在高速下運作，因此最好使用具有高移動率的結晶半導體。尤其是，最好使用單晶半導體並使用含有容易提高結晶性的矽之半導體。亦即，最好使用單晶矽來形成電晶體111。
    堆疊電晶體107和電晶體111使得有可能減少電路面積。例如，電晶體107可設置在電晶體111上，如第7C圖所示。在此例中，包括氧化物半導體的電晶體107最好是設置在包括單晶矽的電晶體111上。第7D圖繪示一堆疊之電晶體的剖面結構之具體實例。
    第7D圖之剖面結構對應至第1B圖之電路組態。第7D繪示包括氧化物半導體的電晶體107和電容器109係設置在包括單晶矽的電晶體111上之結構。
    電晶體111包括單晶矽層131、閘絕緣層133、和閘極135。電晶體107包括氧化物半導體層137、閘絕緣層139、和閘極141。電容器109包括一對電極(其中一個稱為其一電極143而另一個稱為另一電極145)和一充作介電層的絕緣層147。電晶體111之閘極135係電性連接電容器109之其一電極143和充作電晶體107之源極或汲極之其一電極149(源極/汲極149)。
    在第7D圖之實例中，電容器109之其一電極143係一從電晶體107之源極/汲極149延伸的元件。當作電容器109之介電層的絕緣層147係一從電晶體107之閘絕緣層139延伸的元件。電容器109之另一電極145係設置在表面設有電晶體107之閘極141的層上。藉由使用一些或所有這些結構，包括在元件中的膜、電極等可經過相同步驟使用相同材料來製造，藉此降低成本及步驟數量。
    具有第7D圖所示之結構的半導體裝置可實現以下所有：高速運作、資料保留、減少電路面積、及降低成本和步驟數量。請注意半導體裝置之剖面結構並不侷限於第7C及7D圖所示之剖面結構，且電晶體111可設置在電晶體107上。此外，第7D圖中的電晶體107之一部分與電晶體111重疊；或者，整個電晶體107都可與電晶體111重疊。另外，不一定要堆疊電晶體111和電晶體107；有可能採用一種堆疊電晶體107和電容器109之結構或一種堆疊電晶體111和電容器109之結構。
    如上所述，可依照儲存在儲存電路103中的資料Data來控制邏輯電路105。
    請注意第1B圖顯示邏輯電路105係為一個電晶體的例子；邏輯電路105可具有另一組態。例如，邏輯電路105可包括如反向器的CMOS電路，如第1C圖所示。第1C圖之邏輯電路105的運作與第1B圖之邏輯電路105的運作類似；電晶體121和電晶體123之導通/截止狀態會依照儲存在儲存電路103中的資料Data來控制。亦即，選擇端點I1和端點O之間的電傳導或端點I2和端點O之間的電傳導。請注意高電源電位可輸入至端點I1，而低電源電位可輸入至端點I2。 (儲存電路103和邏輯電路單元101的電路組態及驅動方法)
    第2A圖繪示儲存電路103和邏輯電路單元101的電路組態之實例。
    邏輯電路單元101包括作為第1A圖中的邏輯電路105之等效的一加法器201、一AND電路203、和一選擇器電路205。亦即，邏輯電路單元101包括如加法器201和AND電路203的運算電路、以及選擇器電路205。可替代地使用其他上述邏輯電路之任一者。此外，邏輯電路單元101可包括如電阻器或二極體的元件。
    使用已知電路來作為加法器201和AND電路203。加法器201和AND電路203各具有基於來自端點A和端點B的輸入來進行運算並輸入運算結果至選擇器電路205的功能。
    選擇器電路205的例子係為多工器。選擇器電路205係電性連接儲存電路103之端點F。儲存電路103之資料Data係輸入至選擇器電路205作為選擇信號S。選擇器電路205依照資料Data選擇來自加法器201和AND電路203之其一輸入，並輸出已選擇的輸入至端點O。亦即，選擇器電路205具有依照資料Data從如加法器201和AND電路203之運算電路的運算結果中選擇一個運算結果的功能。再者，選擇器電路205可基於邏輯電路單元101的組態選擇複數個運算電路。
    第2B圖繪示儲存電路103和選擇器電路205的具體電路組態。
    選擇器電路205係一具有兩個輸入(來自AND電路的輸入和來自加法器的輸入)的多工器之實例，且包括電晶體207、電晶體209、和反向器211。在此，電晶體207和209具有相同的極性。請注意選擇器電路205的電路組態並不侷限於第2B圖之選擇器電路205的電路組態，只要運算電路與端點O之間的電連接可由電晶體控制即可。
    電晶體207之閘極係通過反向器211電性連接端點F。電晶體207之源極和汲極之其一者係電性連接AND電路203。電晶體209之閘極係電性連接端點F。電晶體209之源極和汲極之其一者係電性連接加法器201。電晶體207之源極和汲極之另一者和電晶體209之源極和汲極之另一者係電性連接端點O。請注意多工器的輸入數量可適當地依據邏輯電路單元101的組態而變成指定數量m(m為一正整數)。此外，選擇信號S的數量可依照輸入的數量來決定。儲存電路103的數量可依照選擇信號S的數量來決定。例如，當多工器具有四個輸入時(m=4：I0、I1、I2、和I3)，從端點O便有四種輸出；因此，使用兩個選擇信號S0和S1(「S0S1」=「00」、「01」、「10」、和「11」)並設置兩個對應於這些選擇信號的儲存電路103(請見第27A及27B圖)。
    第2B圖之電路能以類似於第1B及1C圖之電路的方式來驅動。首先，儲存電路103通過電晶體107輸入待成為選擇信號S的資料Data至選擇器電路205。接著，選擇器電路205依照資料Data控制電晶體209的導通/截止狀態，並依照資料Data的反向資料控制電晶體207的導通/截止狀態。然後，當電晶體207導通且電晶體209截止時，選擇來自AND電路203的輸入並輸出至端點O。另一方面，當電晶體209導通且電晶體207截止時，選擇來自加法器201的輸入並輸出至端點O。
    以上述方式，依照儲存電路103的資料Data來控制選擇器電路205，且選擇加法器201和AND電路203的運算結果之其一者。為了簡單明瞭，第2A及2B圖中只顯示加法器201、AND電路203、和選擇器電路205作為邏輯電路單元101中的邏輯電路105；邏輯電路單元可具有另一組態。第3圖繪示一半導體裝置的更實際組態。
    第3圖係一使用通用ALU作為邏輯電路單元101的半導體裝置之方塊圖。邏輯電路單元101包括一具有加法器、減法器等之組合的算術運算單元301、一具有AND電路、OR電路等之組合的邏輯運算單元303、一具有移位電路的移位運算單元305、及選擇這些單元以輸出其輸出的選擇器電路205，如多工器。運算單元301、303、和305分別包括選擇器電路307、309、和311(例如，多工器)，且可改變每個運算單元中的邏輯電路之電路組態之組合。
    猶如選擇器電路205，運算單元中的選擇器電路307、309、和311各會依照儲存電路103的資料Data(待成為選擇信號S)來控制。在第3圖中，儲存電路103係為包括複數對如第1B圖之電晶體107和電容器109的儲存電路單元，且資料Data係從端點F1至F4輸出。請注意成對的數量可由選擇器電路205、307、309、和311的輸入數量決定。在從端點F1至F4輸出相同的資料Data之情況下，如第1B圖的儲存電路103可與選擇器電路205、307、309、和311共用，在此情況下可縮小半導體裝置。
    由於儲存電路103可長時間保留資料Data，因此甚至在停止供應電源電壓給半導體裝置之後，仍可維持邏輯電路單元101的電路組態。再者，電路組態越是猶如第3圖所示般複雜，則提高運作速度並降低儲存電路103的功率耗損之效果就越為顯著。
    當設置複數個如第2A及2B圖和第3圖所示之電路時，可增加來自端點A和端點B輸入的信號之位元數量。換言之，可配置n位元的邏輯電路單元101(n為一正整數)。
    本實施例能適當地結合任何其他實施例來實作。 (實施例2)
    在本實施例中，將說明不同於實施例1之半導體裝置的實例。
    第4A及4B圖各繪示第1B圖之變化實例。
    首先，說明第4A圖中的實例。儲存電路103與第1B圖之儲存電路103相同。
    第4A圖之邏輯電路105包括電晶體111、電晶體401、和反向器403。電晶體111和電晶體401係在端點I和端點O之間彼此並聯地電性連接。亦即，電晶體111之源極和汲極之其一者和電晶體401之源極和汲極之其一者係電性連接端點I，而電晶體111之源極和汲極之另一者和電晶體401之源極和汲極之另一者係電性連接端點O。
    電晶體111和電晶體401具有不同的極性；電晶體111和401之其一者係一n通道電晶體而電晶體111和401之另一者係一p通道電晶體。儲存電路103的資料Data係輸入至電晶體111之閘極。資料Data的反向資料係輸入至電晶體401之閘極。如第4A圖中，使用具有不同極性之電晶體111和401使得有可能藉由電晶體111和401的臨界電壓來抑制電壓偏移。
    接下來，說明第4B圖之實例。
    第4B圖之儲存電路103包括電晶體107、電容器109、電晶體405、電容器407、和反向器409。電晶體107和電容器109與第1B圖所示之電晶體107和電容器109相同。電晶體405之閘極係電性連接端點W。電晶體405之源極和汲極之其一者係通過反向器409電性連接端點D。電晶體405之源極和汲極之另一者係電性連接電容器407之一對電極之其一者和端點F2。
    在第4B圖之邏輯電路105中，具有不同極性之電晶體111和401係在如第4A圖中之端點I和端點O之間彼此並聯地電性連接。儲存電路103的資料Data係輸入至電晶體111之閘極。資料Data的反向資料係輸入至電晶體401之閘極。如第4A圖中，使用具有不同極性之電晶體111和401使得有可能藉由電晶體111和401的臨界電壓來抑制電壓偏移。
    本實施例能適當地結合任何其他實施例來實作。 (實施例3)
    在本實施例中，將說明不同於實施例1和2之半導體裝置的實例。
    第5A圖之半導體裝置包括複數個邏輯電路單元101和連接器單元501。邏輯電路單元101與第1A至1C圖、第2A及2B圖、和第3圖相同，且可以是一ALU或之類。
    連接器單元501具有控制使複數個邏輯電路單元101彼此電性連接的佈線503之電連續性的功能。第5B圖詳細繪示連接器單元501。
    第5B圖之連接器單元501的電路組態及驅動方法與第1B圖的相同；依照儲存電路103的資料Data來控制電晶體111的導通/截止狀態。亦即，控制端點I和端點O之間的電傳導。端點I和端點O係電性連接不同的邏輯電路單元101，且邏輯電路單元101之間的電連接係藉由控制端點I和端點O之間的電傳導來控制。請注意邏輯電路105並不侷限於包括一個電晶體111的電路，且可包括一或複數個當作開關的元件(例如，電晶體)。
    如上所述，連接器單元501中的電晶體111具有依照資料Data控制複數個邏輯電路單元101之其一者和另一者之間的電連接之功能。此外，端點I和端點O可分別電性連接一個邏輯電路單元101之端點A和端點O(請見第3圖等等)。亦即，一個邏輯電路單元101的輸出可反饋至輸入。請注意儲存電路103可設置於連接器單元501外部。
    第5C圖繪示複數個邏輯電路單元101之間的電連接之實例。第5C圖之半導體裝置包括一記憶體505和一選擇器電路507。在記憶體505中儲存了資訊a至資訊n，如控制信號Write和資料Data。選擇器電路507係為多工器或之類，且選擇並輸出資訊至連接器單元501中的儲存電路103。
    第5C圖繪示選擇資訊a且邏輯電路單元101之間的佈線503係如箭頭所指示般連接之狀態。當選擇資訊b至資訊n之任一者時，會改變連接關係。請注意第5C圖中只顯示包括在連接關係中的佈線503。
    在第5C圖之半導體裝置中，包括在連接器單元501中的儲存電路103可長時間保留資料Data；因此，甚至在停止供應電源電壓給半導體裝置之後仍可維持複數個邏輯電路單元101之間的連接關係。由於在連接器單元501中包括氧化物半導體之電晶體107的驅動電壓很低，因此，例如，相較於使用快閃記憶體的情況，可在較高速下以較低功率耗損改變連接關係。
    請注意儲存電路103可使用在記憶體505中。在此例中，記憶體505亦可在高速下以較低功率耗損運作。此外，連接器單元501可具有第4A圖或第4B圖所示之組態。
    本實施例能適當地結合任何其他實施例來實作。 (實施例4)
    在本實施例中，將說明藉由結合實施例1和實施例3所得之半導體裝置的實例。
    第6A圖之半導體裝置包括複數個邏輯電路單元101(以「+」、「AND」等表示)、連接器單元501、儲存電路103、記憶體505、和選擇器電路507。記憶體505和選擇器電路507可設置於半導體裝置外部。
    儲存電路103具有維持如實施例1等所述之複數個邏輯電路單元101的電路組態之功能。
    連接器單元501具有維持如實施例3等所述之複數個邏輯電路單元101的連接關係之功能。
    儲存在記憶體505中的資訊a至資訊n之各者包括關於電路組態的資料和關於連接關係的資料。資訊係保持在儲存電路103和連接器單元501中，藉此即便停止供應電源電壓，半導體裝置仍可維持電路組態和連接關係兩者。由於在儲存電路103中包括氧化物半導體之電晶體的驅動電壓很低，因此，可在高速下以低功率耗損改變電路組態和連接關係。
    本實施例能適當地結合任何其他實施例來實作。 (實施例5)
    在本實施例中，將說明用來降低半導體裝置之功率耗損的組態實例。
    第6B圖繪示在停止供應電源電壓給未使用電路的情況下之半導體裝置的組態。請注意邏輯電路單元101(邏輯電路單元101a和101b)的組態、連接器單元501、儲存電路103等與其他實施例中的相同。
    電源電壓係供應至待使用之邏輯電路單元101a、部分之供應資料Data至邏輯電路單元101a的儲存電路103、及控制邏輯電路單元101a之間的連接關係之連接器單元501的儲存電路。
    對照下，電源電壓停止供應給將不被使用之邏輯電路單元101b、部分之供應資料Data至邏輯電路單元101b的儲存電路103、及控制邏輯電路單元101b之間的連接關係之連接器單元501的儲存電路。替代地，可停止供應電源電壓給上述之任一者。亦即，電源電壓可僅停止供應給將不被使用之邏輯電路單元101b。
    作為停止供應電源電壓的實例，可透過使用開關或之類藉由中斷端點I1和I2之間的電連接及電源線來停止供應高電源電位和供應低電源電位給如第1C圖之邏輯電路105所示之反向器。同樣地，藉由使用開關或之類可停止供應高電源電位和供應低電源電位給第2A圖之加法器201、AND電路203、選擇器電路205等。
    如上所述，藉由停止供應電源電壓給未使用電路，可降低半導體裝置之功率耗損。
    本實施例能適當地結合任何其他實施例來實作。 (實施例6)
    在本實施例中，將說明包括氧化物半導體層且可適用於以上實施例之儲存電路中的電晶體之場效電晶體的實例。
    將參考第7A及7B圖來說明本實施例之電晶體的實例。
    第7A圖所示之電晶體包括導電層601_a、絕緣層602_a、半導體層603_a、導電層605a_a、及導電層605b_a。
    半導體層603_a包括區域604a_a和區域604b_a。區域604a_a和區域604b_a係彼此分開設置並摻有一摻雜物。請注意區域604a_a和區域604b_a之間的區域係當作通道形成區。半導體層603_a係設置在元件形成層600_a上。請注意並不一定要設置區域604a_a和區域604b_a。
    導電層605a_a和導電層605b_a係設置在半導體層603_a上並電性連接半導體層603_a。導電層605a_a和605b_a之側表面係錐形的。
    導電層605a_a與部分的區域604a_a重疊；然而，本實施例並不侷限於此結構。當導電層605a_a與部分的區域604a_a重疊時，則導電層605a_a和區域604a_a之間的阻抗可變低。又，半導體層603_a與導電層605a_a重疊的區域可以是全部的區域604a_a。
    導電層605b_a與部分的區域604b_a重疊；然而，本實施例並不侷限於此結構。當導電層605b_a與部分的區域604b_a重疊時，則導電層605b_a和區域604b_a之間的阻抗可變低。又，半導體層603_a與導電層605b_a重疊的區域可以是全部的區域604b_a。
    絕緣層602_a係設置在半導體層603_a、導電層605a_a、及導電層605b_a上。
    導電層601_a係設置在部分的絕緣層602_a上，並與半導體層603_a重疊，其中有絕緣層602_a置於之間。半導體層603_a和導電層601_a重疊的區域係當作通道形成區，其中有絕緣層602_a置於之間。
    第7B圖所示之電晶體包括導電層601_b、絕緣層602_b、半導體層603_b、導電層605a_b、導電層605b_b、絕緣層606a、絕緣層606b、及絕緣層607。
    半導體層603_b包括區域604a_b和區域604b_b。區域604a_b和區域604b_b係彼此分開設置並摻有一摻雜物。例如，半導體層603_b係設置在導電層605a_b和605b_b及元件形成層600_b上，並電性連接導電層605a_b和605b_b。請注意並不一定要設置區域604a_b和區域604b_b。
    絕緣層602_b係設置在部分的半導體層603_b上。
    導電層601_b係設置在部分的絕緣層602_b上，並與半導體層603_b重疊，其中有絕緣層602_b置於之間。半導體層603_b和導電層601_b重疊的區域係當作電晶體的通道形成區，其中有絕緣層602_b置於之間。請注意絕緣層可設置在導電層601_b上。
    絕緣層606a係設置在絕緣層602_b上並接觸導電層601_b之一對側表面之其一者。
    絕緣層606b係設置在絕緣層602_b上並接觸導電層601_b之成對側表面之另一者。
    請注意區域604a_b和區域604b_b與絕緣層606a和606b重疊(絕緣層602_b置於之間)之部分的摻雜物濃度可能低於區域604a_b和區域604b_b不與絕緣層606a和606b重疊之部分的摻雜物濃度。
    導電層605a_b和605b_b係設置在半導體層603_b上。
    導電層605a_b係電性連接區域604a_b並接觸絕緣層606a。
    導電層605b_b係電性連接區域604b_b並接觸絕緣層606b。
    絕緣層607係設置在導電層601_b、導電層605a_b和605b_b、及絕緣層606a和606b上。
    接著，將說明第7A及7B圖所示之元件。
    例如，可使用絕緣層或具有絕緣表面的基板作為元件形成層600_a和600_b。另外，可使用事先形成元件的層作為元件形成層600_a和600_b。
    導電層601_a和601_b之各者具有電晶體之閘極的功能。請注意當作電晶體之閘極的層可稱為閘極或閘極佈線。
    可能使用例如一層如鉬、鎂、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧的金屬材料或包含任何這些材料作為主要成分的合金材料來作為導電層601_a和601_b。此外，導電層601_a和601_b可以是一疊包含可適用於導電層601_a和601_b之材料的層。
    絕緣層602_a和602_b之各者具有電晶體之閘絕緣層的功能。
    絕緣層602_a和602_b之各者可以是例如氧化矽層、氮化矽層、氧氮化矽層、氧化氮矽層、氧化鋁層、氮化鋁層、氧氮化鋁層、氧化氮鋁層、氧化鉿層、或氧化鑭層。此外，絕緣層602_a和602_b可以是一疊包含可適用於絕緣層602_a和602_b之材料的層。
    替代地，可使用包含例如屬於元素週期表中第13族元素及氧之材料的絕緣層來作為絕緣層602_a和602_b。例如，當半導體層603_a和603_b包含第13族元素時，使用包含第13族元素的絕緣層作為與半導體層603_a和603_b接觸的絕緣層會使得絕緣層與氧化物半導體層之間的介面具有良好的狀態。
    含有第13族元素及氧的材料之例子為氧化鎵、氧化鋁、氧化鎵鋁、及氧化鋁鎵。請注意氧化鎵鋁係指在原子百分比中鋁含量高於鎵含量的物質，而氧化鋁鎵係指在原子百分比中鎵含量高於或等於鋁含量的物質。例如，可能使用以Al2Ox(X=3+α，其中α大於0且小於1)、Ga2Ox(X=3+α，其中α大於0且小於1)、或GaxAl2-xO3+α(x大於0且小於2以及α大於0且小於1)表示的材料。
    絕緣層602_a和602_b可以是一疊可適用於絕緣層602_a和602_b之材料的層。例如，絕緣層602_a和602_b可以是一疊包含以Ga2Ox表示的氧化鎵的層。替代地，絕緣層602_a和602_b可以是一疊包含以Ga2Ox表示的氧化鎵的絕緣層及包含以Al2Ox表示的氧化鋁的絕緣層。
    半導體層603_a和603_b之各者係當作內部形成電晶體之通道的層。可適用於半導體層603_a和603_b之氧化物半導體的例子為In基氧化物(例如，氧化銦)、Sn基氧化物(例如，氧化錫)、及Zn基氧化物(例如，氧化鋅)。
    例如亦可使用四成分金屬氧化物、三成分金屬氧化物、或兩成分金屬氧化物作為金屬氧化物。請注意可作為氧化物半導體的金屬氧化物可包括鎵、錫、鉿、和鋁之至少一者來作為穩定劑，以減少特性變化。另外，可作為氧化物半導體的金屬氧化物可包括下列一或多種為鑭系元素的材料作為穩定劑：鑭、鈰、鐠、釹、釤、銪、釓、鋱、鏑、鈥、鉺、銩、鐿、和鎦。此外，可作為氧化物半導體的金屬氧化物可包含氧化矽。
    四成分金屬氧化物的例子為In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物、及In-Hf-Al-Zn基氧化物。
    三成分金屬氧化物的例子為In-Ga-Zn基氧化物(亦稱為IGZO)、In-Sn-Zn基氧化物、In-Al-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、和In-Yb-Zn基氧化物、及In-Lu-Zn基氧化物。
    兩成分金屬氧化物的例子為In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物、In-Sn基氧化物、及In-Ga基氧化物。請注意，例如，In-Ga-Zn基氧化物係指包含In、Ga、及Zn的氧化物，且沒有特別限定In、Ga、及Zn的成分比。In-Ga-Zn基氧化物可包含除了In、Ga、及Zn之外的金屬元素。
    可使用以InLO3(ZnO)m(m大於0)表示的材料作為氧化物半導體。這裡，InLO3(ZnO)m中的L代表選自Ga、Al、Mn、及Co之一或更多的金屬元素。
    例如，可使用具有In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)之原子比的In-Ga-Zn基氧化物，或任何接近上面成分的氧化物作為氧化物半導體。此外，可使用具有In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)之原子比的In-Sn-Zn基氧化物，或任何接近上面成分的氧化物作為氧化物半導體。
    沒有限定上述之材料，可根據所需之半導體特性(例如，移動率、臨界電壓、和變化)來使用具有適當成分的材料。為了得到所需之半導體特性，最好將載子密度、雜質濃度、缺陷密度、金屬元素與氧之間的原子比、原子間的距離、密度等設成適當數值。
    氧化物半導體可以是單晶或非單晶。在後者的情況下，氧化物半導體可以為非晶或多晶。另外，氧化物半導體可具有包括含有結晶性的部分之非晶結構或非非晶結構。
    作為半導體層603_a和603_b，可能使用一層包括c軸對準結晶的氧化物半導體(c軸對準結晶氧化物半導體(CAAC-OS))，其當從ab平面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列。在晶體中，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，而在ab平面上a軸或b軸的方向不同(即，晶體以c軸為中心回轉)。
    從更廣義來理解，CAAC是指非單晶，其包括在從垂直於ab平面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀的相。
    CAAC不是單晶，但這並不表示只由非晶成分組成CAAC。雖然CAAC包括晶化部分(結晶部分)，但在一些情況下一個結晶部分與另一結晶部分的邊界是不明顯的。
    在CAAC中包括氧的情形下，可以氮取代部分包括在CAAC中的氧。包括在CAAC中的各結晶部分之c軸可朝向一個方向(例如，垂直於形成CAAC的基板面或CAAC之表面的方向)。或者，包括在CAAC中的各結晶部分之ab平面的法線可朝向一個方向(例如，垂直於形成CAAC的基板面或CAAC之表面的方向)。
    CAAC根據其組成或之類而變成導體、半導體或絕緣體。CAAC根據其組成或之類而傳送或不傳送可見光。
    作為上述CAAC之例子的晶體係形成膜狀，並從垂直於膜表面或基板之表面的方向觀察時具有三角形或六角形的原子排列，並且在觀察膜的剖面時，金屬原子排列為層狀或者金屬原子和氧原子(或氮原子)排列為層狀。
    作為氧化物半導體，可能使用具有以InPGaQOR(ZnO)M(0<P<2、0<Q<2、且M=1至3)表示的成分之半導體材料作為包括具有以In1+σGa1-σO3(ZnO)M(0<σ<1且M=1至3)表示的成分之c軸對準結晶區的整個層。
    例如，在半導體層603_a和603_b係包含CAAC的氧化物半導體層且電晶體之通道長度為30nm之情況下，即便半導體層603_a和603_b具有例如約為5nm的厚度，仍可防止短通道效應。
    將參考第8A至8E圖、第9A至9C圖、和第10A至10C圖來說明CAAC-OS之結晶結構的實例。在第8A至8E圖、第9A至9C圖、和第10A至10C圖中，除非有其他指明，否則垂直方向相當於c軸方向且垂直於c軸方向之平面相當於ab平面。請注意「上半部」和「下半部」是指ab平面上方的上半部和ab平面下方的下半部(以ab平面為邊界的上半部和下半部)。另外，在第8A至8E圖中，以圓圈圈上的O表示四配位O，而以雙重圓圈圈上的O表示三配位O。
    第8A圖顯示包括一個六配位銦(六配位In)原子和靠近六配位In原子之六個四配位氧(四配位O)原子的結構。請注意包括一個金屬原子(如In原子)及接近此金屬原子之氧原子的結構係稱為小群組。在第8A圖中，為了方便而將八面體的結構顯示成平面結構。三個四配位O原子各存在於第8A圖中的上半部和下半部。第8A圖中的小群組之電荷是0。
    第8B圖顯示包括一個五配位Ga原子、靠近五配位Ga原子之三個三配位氧(三配位O)原子、和靠近五配位Ga原子之兩個四配位O原子的結構。所有的三個三配位O原子都存在於ab平面上。在第8B圖中，四配位O原子各存在於上半部和下半部。因為有五配位銦(五配位體In)原子以及六配位In原子，因此第8B圖之結構可由五配位In原子、三個三配位O原子、及兩個四配位O原子組成。第8B圖中的小群組之電荷是0。
    第8C圖顯示包括一個四配位鋅(四配位Zn)原子和靠近四配位Zn原子之四個四配位O原子的結構。第8C圖中的上半部具有一個四配位O原子，並且在下半部具有三個四配位O原子。第8C圖中的小群組之電荷是0。
    第8D圖顯示包括一個六配位錫(六配位Sn)原子和靠近六配位Sn原子之六個四配位O原子的結構。在第8D圖中，三個四配位O原子各存在於上半部和下半部。第8D圖中的小群組之電荷是+1。
    第8E圖顯示包括兩個鋅原子的小群組。第8E圖的上半部和下半部各具有一個四配位O原子。第8E圖中的小群組之電荷是-1。
    請注意複數個小群組構成一個中群組，且複數個中群組構成一個大群組(也稱為單位格)。
    下面說明小群組之間之接合的規則。例如，六配位In原子之上半部的三個四配位O原子各接合在其下方之三個靠近的六配位In原子，且在下半部的三個四配位O原子各接合在其上方之三個靠近的六配位In原子。五配位Ga原子之上半部的一個三配位O原子接合在其下方之一個靠近的五配位Ga原子，且在下半部的一個三配位O原子接合在其上方之一個靠近的五配位Ga原子。此外，四配位Zn原子之上半部的一個四配位O原子接合在其下方之一個靠近的四配位Zn原子，且在下半部的三個四配位O原子接合在其上方之三個靠近的四配位Zn原子。以此方式，在金屬原子上方的四配位O原子的數量等於在各四配位O原子下方之靠近的金屬原子的數量。同樣地，在金屬原子下方的四配位O原子的數量等於在各四配位O原子上方之靠近的金屬原子的數量。這裡，由於四配位O原子的配位數量是4，因此在O原子下方和上方之靠近的金屬原子之總數量為4。藉此，當在一個金屬原子上方之四配位O原子數量與在另一金屬原子下方之四配位O原子數量之總和為4時，可彼此接合兩種包括金屬原子的小群組。例如，在六配位金屬(In或Sn)原子透過下半部的三個四配位O原子接合之情形下，會接合五配位金屬原子或四配位金屬原子。
    配位數為4、5或6的金屬原子係透過在c軸方向上的四配位O原子來接合另一個金屬原子。另外，可藉由結合複數個小群組來構成中群組，以使疊層結構的總電荷是0。
    第9A圖顯示包括在In-Sn-Zn基材料之疊層結構中的中群組之模型。第9B圖顯示包括三個中群組的大群組。第9C圖顯示在從c軸方向觀看第9B圖之疊層結構之情形下的原子排列。
    請注意在第9A圖中，為了簡單明瞭，省略了三配位O原子，並在圓圈中只顯示四配位O原子的數量；例如，以圈起來的3代表各存在Sn原子之上半部和下半部的三個四配位O原子。同樣地，在第9A圖中，以圈起來的1代表In原子之上半部和下半部各具有一個四配位O原子。第9A圖也顯示在下半部靠近一個四配位O原子並在上半部靠近三個四配位O原子的Zn原子、以及在上半部靠近一個四配位O原子並在下半部靠近三個四配位O原子的Zn原子。
    包括在第9A圖之In-Sn-Zn基材料之疊層結構中的中群組具有下列結構。從頂端開始按照順序，在上半部與下半部各靠近三個四配位O原子的Sn原子會接合在上半部與下半部各靠近一個四配位O原子的In原子。In原子會接合在上半部靠近三個四配位O原子的Zn原子。Zn原子會透過下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子的In原子。In原子會接合包括兩個Zn原子並在上半部靠近一個四配位O原子的小群組。小群組會透過小群組之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子的Sn原子。接合複數個中群組，以構成大群組。
    這裡，三配位O原子之鍵結的電荷和四配位O原子之鍵結的電荷可分別假設成-0.667和-0.5。例如，(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位或六配位)Sn原子的電荷分別是+3、+2、及+4。因此，在包括Sn原子之小群組中的電荷是+1。所以，需要-1的電荷(與+1相消)來形成包括Sn原子的疊層結構。可舉出如第8E圖所示之包括兩個Zn原子的小群組來作為具有-1之電荷的結構。例如，透過一個包括兩個Zn原子的小群組，能消去一個包括Sn原子之小群組的電荷，而能使疊層結構的總電荷為0。
    再者，透過重複第9B圖的大群組之結構，可得到In-Sn-Zn基結晶(In2SnZn3O8)。可由In2SnZn2O7(ZnO)m(m是0或自然數)之組成式表示In-Sn-Zn基結晶的疊層結構。
    上述規則也適用使用本實施例所示之其他四成分金屬氧化物、三成分金屬氧化物、和兩成分金屬氧化物及其他金屬氧化物之情況。
    第10A圖顯示包括在In-Ga-Zn基材料之疊層結構中的中群組之模型作為實例。
    包括在第10A圖之In-Ga-Zn基材料之疊層結構中的中群組具有下列結構。從頂端開始按照順序，在上半部與下半部各靠近三個四配位O原子的In原子會接合在上半部靠近一個四配位O原子的Zn原子。Zn原子會透過Zn原子之下半部的三個四配位O原子來接合在上半部與下半部各靠近一個四配位O原子的Ga原子。Ga原子會透過Ga原子之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子的In原子。接合複數個中群組，以構成大群組。
    第10B圖顯示包括三個中群組的大群組。第10C圖顯示在從c軸方向觀看第10B圖之疊層結構之情形下的原子排列。
    這裡，由於(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位)Ga原子的電荷分別是+3、+2、+3，因此，包括In原子、Zn原子及Ga原子之任一者之小群組的電荷為0。所以，結合了這些小群組之中群組的總電荷永遠是0。
    為了形成In-Ga-Zn基材料之疊層結構，不只可使用第10A圖之中群組也可使用不同於第10A圖之In原子、Ga原子及Zn原子排列的中群組來構成大群組。
    具體來說，當重複第10B圖所示的大群組時，可得到In-Ga-Zn基結晶。請注意In-Ga-Zn基結晶的疊層結構可表示成InGaO3(ZnO)n(n是自然數)之組成式。
    例如，在n=1(InGaZnO4)的情況中，可得到第26A圖所示的結晶結構。請注意在第26A圖的結晶結構中，由於如第8B圖所示Ga原子和In原子各具有五個配位，因此可以In代替Ga。
    例如，在n=2(InGaZn2O5)的情況中，可得到第26B圖所示的結晶結構。請注意在第26B圖的結晶結構中，由於如第8B圖所示Ga原子和In原子各具有五個配位，因此可以In代替Ga。
    上述為CAAC-OS之結構實例。如CAAC-OS之具有結晶性的氧化物半導體在塊內中具有極少缺陷。
    第7A及7B圖所示之區域604a_a、604b_a、604a_b、及604b_b被摻有摻雜物並當作電晶體的源極和汲極。例如，可使用元素週期表中第13族之元素(例如，硼)、元素週期表中第15族之元素(例如，一或多個氮、磷、及砷)、及稀有氣體元素(例如，一或多個氦、氬、及氙)之至少一者作為摻雜物。當作電晶體之源極的區域可稱為源極區域，而當作電晶體之汲極的區域可稱為汲極區域。添加摻雜物到區域604a_a、604b_a、604a_b、及604b_b可降低區域和導電層之間的阻抗；於是，可縮小電晶體。
    導電層605a_a、605b_a、605a_b、及605b_b當作電晶體之源極和汲極。請注意當作電晶體之源極的層可稱為源極電極或源極佈線，而當作電晶體之汲極的層可稱為汲極電極或汲極佈線。
    可使用例如一層如鋁、鎂、鉻、銅、鉭、鈦、鉬、或鎢的金屬材料或包含任何這些材料作為主要成分的合金材料來形成導電層605a_a、605b_a、605a_b、及605b_b。例如，可使用一層包含銅、鎂、及鋁的合金材料來形成導電層605a_a、605b_a、605a_b、及605b_b。此外，導電層605a_a、605b_a、605a_b、及605b_b可以是一疊可適用於這些導電層的材料。例如，可使用一疊包括一層含銅、鎂、及鋁的合金材料及一含銅的層來形成導電層605a_a、605b_a、605a_b、及605b_b。
    或者，導電層605a_a、605b_a、605a_b、及605b_b也可以是一包含導電金屬氧化物的層。導電金屬氧化物的例子為氧化銦、氧化錫、氧化鋅、氧化銦氧化錫、及氧化銦氧化鋅。請注意氧化矽可包含在適用於導電層605a_a、605b_a、605a_b、及605b_b的導電金屬氧化物中。
    例如，可使用一層適用於絕緣層602_a和602_b的材料作為絕緣層606a和606b。替代地，可使用一疊適用於絕緣層606a和606b的材料來形成絕緣層606a和606b。
    絕緣層607當作保護絕緣層，用來防止雜質進入電晶體。
    例如，可使用一層適用於絕緣層602_a和602_b之材料作為絕緣層607。替代地，可使用一疊適用於絕緣層607之材料來形成絕緣層607。例如，可使用氧化矽層、氧化鋁層或之類來形成絕緣層607。例如，使用氧化鋁層作為絕緣層607可更有效地防止雜質進入半導體層603_b中且有效地防止半導體層603_b釋放出氧。
    請注意本實施例之電晶體可具有一種結構，即絕緣層係設置在部分之當作通道形成層的氧化物半導體層上，且當作源極或汲極的導電層係設置以與氧化物半導體層重疊，其中有絕緣層置於之間。在此例中，絕緣層係當作保護電晶體之通道形成層的層(亦稱為通道保護層)。例如，可使用包含適用於絕緣層602_a和602_b之材料的層作為當作通道保護層的絕緣層。替代地，當作通道保護層的絕緣層可以是一疊適用於絕緣層602_a和602_b的材料。
    再者，基底層可形成在元件形成層600_a和600_b上且電晶體可形成在基底層上。在此例中，例如，基底層可以是一層適用於絕緣層602_a和602_b之材料。替代地，基底層可以是一疊適用於絕緣層602_a和602_b之材料。例如，作為基底層之一疊氧化鋁層和氧化矽層可防止基底層中的氧通過半導體層603_a和603_b被釋放出。
    接下來，將參考第11A至11E圖來說明第7A圖之電晶體的製造方法之實例來作為本實施例之電晶體的製造方法之實例。第11A至11E圖係繪示第7A圖之電晶體的製造方法之剖面結構示意圖。
    首先，如第11A圖所示，準備元件形成層600_a，且在元件形成層600_a上形成半導體層603_a。
    例如，藉由濺射法形成適用於半導體層603_a之氧化物半導體材料的膜(這種膜亦稱為氧化物半導體膜)，藉此形成半導體層603_a。請注意氧化物半導體膜可在沉積之後被部分地蝕刻。此外，氧化物半導體膜可形成在稀有氣體氣圍、氧氣圍；或稀有氣體及氧的混合氣圍中。
    可使用具有In2O3：Ga2O3：ZnO=1：1：1之成分比(莫耳比)的氧化物靶材作為濺射靶材來形成氧化物半導體膜。替代地，可使用例如具有In2O3：Ga2O3：ZnO=1：1：2、4：2：3、3：1：2、2：1：3、或3：1：4之成分比(莫耳比)的氧化物靶材來形成氧化物半導體膜。
    此外，可使用具有In：Sn：Zn=1：2：2、2：1：3、1：1：1、或20：45：35的成分比(原子比)之氧化物靶材作為濺射靶材來形成氧化物半導體膜。藉由使用具有上面成分比之任一者的氧化物靶材，能形成具有高結晶性的氧化物半導體膜。具體來說，可藉由使用具有In：Sn：Zn=2：1：3的成分比之氧化物靶材來形成具有高結晶性的氧化物半導體膜。
    再者，可使用具有In：Zn=50：1到1：2之成分比(莫耳比為In2O3：ZnO=25：1到1：4)，最好In：Zn=20：1到1：1(莫耳比為In2O3：ZnO=10：1到1：2)，更好是In：Zn=15：1到1.5：1(莫耳比為In2O3：ZnO=15：2到3：4)之氧化物靶材作為濺射靶材來形成In-Zn基氧化物膜。例如，當用於形成In-Zn基氧化物半導體膜的靶材之原子比係以In：Zn：O=S：U：R表示時，會滿足R>1.5S+U。增加In含量會使得電晶體之場效移動率(亦簡稱為移動率)提高。
    在使用濺射法之情況下，半導體層603_a係形成在例如稀有氣體(典型的是氬)氣圍、氧氣圍、或稀有氣體及氧的混合氣圍中。在此例中，當半導體層603_a係形成在稀有氣體及氧的混合氣圍中時，氧含量最好高於稀有氣體含量。
    當藉由濺射法形成膜時，最好充分地抑制來自於沉積室外部的洩漏及通過沉積室之內壁的脫氣，使得如氫、水分、氫氧化物、或氫化物(亦稱為氫化合物)之雜質不會包括在沉積膜中。
    例如，在藉由濺射法形成膜之前，可在濺射設備之預熱室中進行預熱處理。藉由預熱處理，可排除以上雜質。
    在藉由濺射法形成膜之前，例如有可能在氬、氮、氦、或氧氣圍中進行使用RF電源來將電壓施加於基板端，而沒有將電壓施於靶材端的加熱處理，並產生電漿以修改待形成膜的基板面(這種加熱處理亦稱為反向濺射)。藉由反向濺射，可去除黏附於待形成膜的表面之粉狀物質(亦稱為微粒或灰塵)。
    在藉由濺射法形成膜之情況下，可透過捕集真空泵或之類來去除用於形成膜之沉積室中的殘留濕氣。例如，可使用低溫泵、離子泵、或鈦昇華泵來作為捕集真空泵。或者，可透過裝有冷阱的渦輪分子泵來去除沉積室中的殘留濕氣。藉由使用真空泵，可減少包括雜質的排氣逆流。
    例如，當使用去除上述雜質的高純度氣體作為濺射氣體時，可降低已沉積膜的雜質濃度。例如，最好使用具有-70℃以下之露點的氣體作為濺射氣體。
    在本實施例之電晶體的製造方法之實例中，以下列方式藉由蝕刻部分的膜來形成層，例如：透過光刻製程在部分的膜上形成抗蝕遮罩，且使用抗蝕遮罩來蝕刻膜，藉此形成層。請注意在本例中，抗蝕遮罩係在形成層之後被移除。
    當形成包含CAAC的氧化物半導體層作為半導體層603_a時，則在形成氧化物半導體膜的元件形成層之溫度範圍是100℃到500℃，最好是200℃到350℃時，藉由濺射法形成氧化物半導體膜。氧化物半導體膜係在元件形成層之溫度很高時形成，藉此可提高待製造的電晶體之場效移動率並且可提高閘極偏壓應力的穩定性。
    在此例中，元件形成層600_a最好是平坦的。例如，元件形成層600_a之平均表面粗糙度最好是1 nm以下，更好是0.3 nm以下。藉由提高元件形成層600_a之平坦性，可使CAAC-OS之移動率比非晶氧化物半導體之移動率更高。例如，元件形成層600_a可藉由化學機械研磨(CMP)及電漿處理之至少一者來壓平。這裡，電漿處理包括以稀有氣體離子在表面上進行濺射之處理及以蝕刻氣體在表面上進行蝕刻之處理。
    然後，如第11B圖所示，在半導體層603_a上形成導電層605a_a和605b_a。
    例如，藉由濺射法來形成適用於導電層605a_a和605b_a之材料的膜作為第一導電膜，且部分地蝕刻第一導電膜，藉此形成導電層605a_a和605b_a。
    接著，如第11C圖所示，絕緣層602_a係形成與半導體層603_a接觸。
    例如，在稀有氣體(典型的是氬)氣圍、氧氣圍、或稀有氣體及氧的混合氣圍中，能透過濺射法沉積可適用於絕緣層602_a的膜來形成絕緣層602_a。藉由濺射法形成絕緣層602_a可抑制降低當作電晶體之後通道之半導體層603_a部分的阻抗。在形成絕緣層602_a時之元件形成層600_a的溫度範圍最好是室溫到300℃。
    在形成絕緣層602_a之前，可進行藉由使用諸如N2O、N2、或Ar之氣體的電漿處理以去除半導體層603_a之暴露表面所吸附的水或之類。在進行電漿處理之情況下，絕緣層602_a最好是形成在電漿處理之後而不暴露於空氣中。
    然後，在絕緣層602_a上形成導電層601_a。
    例如，藉由濺射法來形成適用於導電層601_a之材料的膜作為第二導電膜，且部分地蝕刻第二導電膜，藉此形成導電層601_a。
    再者，在第7A圖之電晶體的製造方法之實例中，例如以高於或等於600℃且低於或等於750℃，或高於或等於600℃且低於基板之應變點的溫度來進行加熱處理。例如，在形成氧化物半導體膜之後、在部分地蝕刻氧化物半導體膜之後、在形成第一導電膜之後、在部分地蝕刻第一導電膜之後、在形成絕緣層602_a之後、在形成第二導電膜之後、或在部分地蝕刻第二導電膜之後進行加熱處理。加熱處理排除半導體層603_a中如氫、水、氫氧化物、或氫化物之雜質。
    請注意用於加熱處理之加熱處理設備可以是一種電爐或一種藉由來自如電阻加熱器的加熱器之熱傳導或熱輻射來加熱物體的設備。例如，可使用如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備的快速熱退火(RTA)設備。LRTA設備係為一種用來藉由如鹵素燈、金屬鹵素燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓汞燈的燈所發射出的光輻射(電磁波)來加熱物體的設備。GRTA設備係為一種使用高溫氣體來進行加熱處理的設備。可使用稀有氣體或不與透過加熱處理的物體起反應之惰性氣體(例如，氮)來作為高溫氣體。
    又，在進行加熱處理之後且當維持或降低加熱溫度時，可將高純度氧氣、高純度N2O氣體、或超乾空氣(具有-40℃以下之露點，最好是-60℃以下)引進已進行加熱處理的電爐中。氧氣或N2O氣體最好不包含水、氫等。引進加熱處理設備中的氧氣或N2O氣體之純度最好是6N以上，更好是7N以上；亦即，氧氣或N2O氣體之雜質濃度最好在1ppm以下，更好在0.1ppm以下。藉由氧氣或N2O氣體之作用，氧會被供應到半導體層603_a，並可減少由於半導體層603_a中的氧空缺所造成的缺陷。請注意在加熱處理期間可引進高純度氧氣、高純度N2O氣體、或超乾空氣。
    在第7A圖之電晶體的製造方法之實例中，在形成半導體層603_a之後、在形成導電層605a_a和605b_a之後、在形成絕緣層602_a之後、在形成導電層601_a之後、或在進行加熱處理之後，可透過藉由電場加速氧離子的方法(如使用氧電漿的氧摻雜)，注入氧到氧化物半導體膜中。例如，可進行使用2.45 GHz之高密度電漿的氧摻雜。替代地，可藉由離子植入法來進行氧摻雜。氧摻雜可減少待製造的電晶體之電特性變化。例如，進行氧摻雜，使得絕緣層602_a包含比化學計量成分中的氧更高比例的氧。
    當接觸半導體層603_a的絕緣層包含過量的氧時，則容易將氧供應給半導體層603_a。於是，可減少半導體層603_a中或絕緣層602_a與半導體層603_a之間介面上的氧缺陷，其導致更加降低半導體層603_a的載子濃度。本實施例並不以上述為限；即使經過製造過程半導體層603_a中會包含過量的氧，但接觸半導體層603_a的絕緣層仍可防止氧從半導體層603_a中釋出。
    例如，當形成包含氧化鎵的絕緣層作為絕緣層602_a時，藉由供應氧給絕緣層，氧化鎵的組成可設為Ga2Ox。
    當形成包含氧化鋁的絕緣層作為絕緣層602_a時，藉由供應氧給絕緣層，氧化鋁的組成可設為Al2Ox。
    另外，當形成包含氧化鋁鎵或氧化鎵鋁的絕緣層作為絕緣層602_a時，藉由供應氧給絕緣層，氧化鋁鎵或氧化鎵鋁的組成可設為GaxAl2-xO3+α。
    經過以上步驟，便從半導體層603_a中去除如氫、水、氫氧化物、或氫化物(氫化合物)的雜質，並將氧供應到半導體層603_a；藉此，可高純度化氧化物半導體層。
    除了加熱處理之外，在形成絕緣層602_a之後，可在惰性氣體氣圍或氧氣氣圍中進行加熱處理(最好是200℃到600℃，例如，250℃到350℃)。
    元件形成層600_a之預期加熱溫度或在沉積氧化物半導體膜之後的加熱處理之溫度是150℃以上，最好是200°C以上，更好是400℃以上。當在沉積氧化物半導體膜之後以300℃以上的溫度進行加熱處理時，可釋放並去除包含在膜中如氫之雜質(膜可受到脫水作用或除氫作用)。
    可在氧氣圍中進行加熱處理；替代地，可進行下列兩步驟：在氮氣圍或減壓氣圍下進行脫水作用或除氫作用並接著在氧氣圍中進行加熱處理。在脫水作用或除氫作用之後，藉由在包括氧的氣圍中進行加熱處理，可將氧加到氧化物半導體膜，如此能更加提高加熱處理的效果。此外，當絕緣層係設置與氧化物半導體層接觸時，可進行加熱處理作為用來供應氧的加熱處理。例如，在氧化物半導體層中或在氧化物半導體層與疊在氧化物半導體層上的層之間的介面容易產生由氧空缺導致的缺陷；然而，當藉由加熱處理使氧化物半導體中含有過剩的氧時，可以利用過剩的氧補充不斷產生的氧空缺。過剩的氧主要是存在於晶格間的氧。例如，藉由將氧濃度範圍設為1×1016/cm3到2×1020/cm3時，即使氧化物半導體層被結晶化，仍能使氧化物半導體層中包括氧而不會產生結晶變形或之類。
    在形成氧化物半導體膜之後所進行的加熱處理可提高待製造的電晶體之閘極偏壓應力的穩定度，並可提高電晶體之場效移動率。
    接著，如第11E圖所示，從形成導電層601_a的一端將摻雜物添加到半導體層603_a，使得區域604a_a和區域604b_a會以通過絕緣層602_a的自動對準方式來形成。
    例如，可藉由離子摻雜設備或離子植入設備來添加摻雜物。
    請注意電晶體的製造方法之列舉實例不一定僅適用於第7A圖的電晶體。例如，上述第7A圖之電晶體的製造方法之實例之說明可適當地應用於第7B圖中的元件，其具有與第7A圖之元件相同的標記並具有至少部分與第7A圖之元件相同的功能。
    如參考第7A及7B圖、第8A至8E圖、第9A至9C圖、第10A至10C圖、和第11A至11E圖所述，本實施例之每個電晶體實例包括一當作閘極的導電層、一當作閘絕緣層的絕緣層、一內部形成通道並與當作閘極的導電層接觸之氧化物半導體層，其中有當作閘絕緣層的絕緣層置於之間、一電性連接氧化物半導體層並當作源極和汲極之其一者的導電層、及一電性連接氧化物半導體層並當作源極和汲極之另一者的導電層。
    在本實施例之實例的電晶體中，氧化物半導體層的載子濃度可低於1×1014/cm3，最好是低於1×1012/cm3，更好是低於1×1011/cm3。
    應用於電晶體之氧化物半導體的載子密度最好是1x1018/cm3以下。藉由對氧化物半導體膜進行高純度化(去除氫等等)或如上所述之在沉積之後進行加熱處理，以及藉由包含Ga或Sn作為其成分，包含In或Zn的氧化物半導體可具有1x1018/cm3以下的載子密度。
    藉由進行在沉積氧化物半導體膜期間的加熱處理及在沉積之後的加熱處理之至少一者，電晶體之臨界電壓可往正方向偏移以使得電晶體常閉化，且每微米通道寬度之截止電流可為10 aA(1×10-17A)以下、1 aA(1×10-18A)以下、10 zA(1×10-20A)以下、1 zA(1×10-21A)以下，甚至為100 yA(1×10-22A)以下。電晶體之截止電流最好是盡可能地低；本實施例之電晶體之截止電流的下限估計約為10-30A/μm。
    當使用在本實施例中包括氧化物半導體層的電晶體來作為例如以上實施例之任一者之儲存電路中的電晶體，可延長儲存電路之資料保留時間。
    可堆疊本實施例之實例中的電晶體及另一電晶體，例如，包括含有屬於元素週期表第14族(例如，矽)之半導體之半導體層的電晶體。因此，當可在一個基板上形成包括氧化物半導體層的電晶體及另一電晶體時，可減少電路面積。
    如實施例1所述，最好採用包括氧化物半導體的電晶體(對應於第1B圖中的電晶體107)係設置在包括單晶矽的電晶體(對應於第1B圖中的電晶體111)上的結構。此結構可實現以下所有：高速運作、資料保留、及減少電路面積。
    無論氧化物半導體為非晶或結晶，包括氧化物半導體的電晶體可具有較高的場效移動率。上述場效移動率的提高可以認為不僅是因為藉由脫水或脫氫作用而去除雜質，而且因為藉由提高密度而縮短原子間距離的緣故。此外，能藉由從氧化物半導體膜去除雜質而高純度化氧化物半導體膜，來使其結晶化。例如，包括In-Sn-Zn基氧化物半導體的電晶體之場效移動率可高於31 cm2/Vs，最好是高於39 cm2/Vs，更好是高於60cm2/Vs。可以預測到理想上，高純度化的非單晶氧化物半導體能夠實現超過100cm2/Vs的場效移動率。此外，本實施例之電晶體的實例指示出電晶體之場效移動率會隨者氧化物半導體層之缺陷密度的減少而增加。以下將舉出相關的原因。
    實際測量的場效型電晶體(不限於包括氧化物半導體層的電晶體)的場效移動率會因各種原因而比本來的移動率低。降低場效移動率的其中一個原因是半導體層中的缺陷或半導體層和絕緣層之間之介面的缺陷。例如，透過Levinson模型，可以理論性地計算出基於假定在氧化物半導體內部沒有缺陷時的電晶體之場效移動率。
    假設半導體層中存在位能障壁(如晶粒邊界)，便以公式(1)來表示測得之半導體層的場效移動率(以μ表示)，其中半導體層之原本場效移動率為μ0。
    在公式1中，E表示位能障壁的高度，k表示玻爾茲曼常數，且T表示絕對溫度。另外，當假設位能障壁是由缺陷造成時，可根據Levinson模型以公式2來表示位能障壁的高度E。
    在公式2中，e表示元素的電荷，N表示在通道中每單位面積的平均缺陷密度，ε表示半導體的介電常數，n表示在通道中每單位面積的載子密度，Cox表示每單位面積的電容量，Vg表示閘極電壓，及t表示通道的厚度。在半導體層之厚度小於或等於30 nm的情形下，通道的厚度可視為與半導體層的厚度相同。此外，線性區中的汲極電流Id可以公式3表示。
    在公式3中，L表示通道長度且W表示通道寬度，而在本例中的L與W各是10 μm。另外，Vd表示汲極電壓。當公式3的兩邊除以Vg並接著對兩邊取對數時，可得到公式4。
    公式4的右邊是Vg的函數。由公式4可發現，可以根據以ln(Id/Vg)為縱軸且以1/Vg為橫軸來標繪出實際測量值而得到的圖表的直線求得缺陷密度N。亦即，可從電晶體之Id-Vg特性來評估缺陷密度。例如，含有銦(In)、鎵(Ga)和鋅(Zn)之比例為1：1：1的氧化物半導體膜的缺陷密度N大約為1×1012/cm2。
    基於如上所述那樣得到的缺陷密度等，計算出μ0(氧化物半導體層之原本的場效移動率)為120 cm2/Vs。一般來說，具有缺陷之In-Ga-Zn基氧化物之測得的場效移動率大約是40 cm2/Vs；然而，假設氧化物半導體內部以及氧化物半導體與絕緣膜之間的介面不存在缺陷時，預期氧化物半導體的移動率μ0會是120 cm2/Vs。由此發現到氧化物半導體之移動率及電晶體之場效移動率會隨著缺陷的減少而增加。例如，包含CAAC或之類的氧化物半導體層具有低缺陷密度。
    請注意即便半導體層內部不存在缺陷，通道與閘絕緣層間的介面之散射也會影響電晶體之傳輸特性。換言之，在離通道與閘絕緣體間之介面的距離x的位置上的移動率μ1可由公式5表示。
    在公式5中，D表示在閘極方向上的電場，而B和l是常數。B和l可根據實際的測量結果求得；根據上述測量結果，B是2.38×107 cm/s且l是10 nm(介面散射影響到達的深度)。在公式5中，第二項會隨著D增加(即，隨著閘極電壓增加)而增加；因此，移動率μ1會隨著D增加而降低。
    第12圖顯示電晶體之移動率μ2的計算結果，其中此電晶體的通道係形成在理想的氧化物半導體層中且內部沒有缺陷。關於計算，係使用了由Synopsys公司所製造的軟體Sentaurus Device。關於計算，能隙、電子親和性、相對介電常數和氧化物半導體層的厚度分別為2.8 eV、4.7 eV、15、和15 nm。電晶體之閘極、源極和汲極之運作函數分別為5.5 eV、4.6 eV、和4.6 eV。閘絕緣層之厚度為100 nm，且其相對介電常數為4.1。電晶體之通道長度和通道寬度各為10μm，且汲極電壓Vd為0.1V。
    如第12圖所示，在閘極電壓VG約為1V時，場效移動率會高達100 cm2/V．s以上，且隨著閘極電壓VG變高而下降，因為介面散射的影響增加了。為了降低介面散射，最好在原子級上將半導體層的表面設成平坦的(原子層平坦)。
    接下來顯示使用具有上述高場效移動率的氧化物半導體之微型電晶體之電特性的計算結果。
    第13A及13B圖顯示用於計算的電晶體的剖面結構。第13A及13B圖所示的電晶體各在氧化物半導體層中包括n型半導體區653a和653b及半導體區653c。半導體區653a和653b的電阻率為2×10-3Ω．cm。
    第13A圖中的電晶體係設置在基底絕緣體651和嵌入絕緣體652上。嵌入絕緣體652係使用氧化鋁形成並被設置嵌進基底絕緣體651中。
    第13A圖中的電晶體包括半導體區653a、半導體區653b、半導體區653c、閘絕緣層654、閘極655、側壁絕緣體656a、側壁絕緣體656b、絕緣層657、源極658a、和汲極658b。
    半導體區653c係置於半導體區653a與半導體區653b之間。半導體區653c係當作通道形成區的本質半導體區。
    閘極655係設置在閘絕緣層654上。閘極655的寬度為33nm。
    側壁絕緣體656a和656b係設置與閘極655的側表面接觸。在第13A圖的電晶體中，在側壁絕緣體656a下方的半導體區係包括在n型半導體區653a中，而在側壁絕緣體656b下方的半導體區係包括在n型半導體區653b中。側壁絕緣體656a和656b的寬度為5nm。
    絕緣層657係設置在閘極655上。絕緣層657具有防止閘極655與佈線之間發生短路的功能。
    源極658a係接觸半導體區653a。
    汲極658b係接觸半導體區653b。
    請注意第13A圖中的電晶體之通道寬度為40nm。
    第13B圖中的電晶體與第13A圖中的電晶體的不同之處為側壁絕緣體656a及656b下的半導體區的導電型。在第13B圖的電晶體中，側壁絕緣體656a及656b下的半導體區係包括在本質半導體區653c中。換言之，第13B圖中的電晶體包括半導體區653a和閘極655彼此不重疊的區域以及半導體區653c和閘極655彼此不重疊的區域。這些區域係稱為偏移區，且其寬度稱為偏移長度(Loff)。在第13B圖中，偏移長度與側壁絕緣體656a和656b的寬度相同。
    請注意用於計算的其他參數即為如上所述。在計算中，使用Synopsys公司製造的軟體Sentaurus Device。
    第14A至14C圖顯示具有第13A圖之結構的電晶體的汲極電流(Id，實線所指)及移動率(μ，虛線所指)的閘極電壓(Vg：閘極與源極間的電位差)依賴性。汲極電流Id係在汲極電壓(汲極和源極間的電位差)是+1V之假設下計算出的，而場效移動率μ係在汲極電壓是+0.1V之假設下計算出的。
    第14A圖顯示包括厚度為15 nm之閘絕緣層654的電晶體之閘極電壓依賴性。第14B圖顯示包括厚度為10 nm之閘絕緣層654的電晶體之閘極電壓依賴性。第14C圖顯示包括厚度為5 nm之閘絕緣層654的電晶體之閘極電壓依賴性。如第14A至14C圖所示，閘絕緣層654越薄，尤其是截止狀態下的汲極電流Id(截止電流)越顯著降低。對照下，場效移動率μ的峰值和導通狀態時的汲極電流Id(導通電流)沒有顯著的變化。另外，當閘極電壓為1V前後時，汲極電流超過儲存電路所需的10μA。
    第15A至15C圖顯示具有第13B圖之結構並具有5nm之偏移長度(Loff)的電晶體之汲極電流Id(實線)及移動率μ(虛線)的閘極電壓Vg依賴性。在此，汲極電流Id係在汲極電壓是+1V之假設下計算出的，而場效移動率μ係在汲極電壓是+0.1V之假設下計算出的。第15A圖顯示包括厚度為15 nm之閘絕緣層654的電晶體之閘極電壓依賴性。第15B圖顯示包括厚度為10 nm之閘絕緣層654的電晶體之閘極電壓依賴性。第15C圖顯示包括厚度為5 nm之閘絕緣層654的電晶體之閘極電壓依賴性。
    第16A至16C圖顯示具有第13B圖之結構並具有15nm之偏移長度(Loff)的電晶體之汲極電流Id(實線)及移動率μ(虛線)的閘極電壓依賴性。在此，汲極電流Id係在汲極電壓是+1V之假設下計算出的，而移動率μ係在汲極電壓是+0.1V之假設下計算出的。第16A圖顯示包括厚度為15 nm之閘絕緣層654的電晶體之閘極電壓依賴性。第16B圖顯示包括厚度為10 nm之閘絕緣層654的電晶體之閘極電壓依賴性。第16C圖顯示包括厚度為5 nm之閘絕緣層654的電晶體之閘極電壓依賴性。
    如由第14A至14C圖、第15A至15C圖、和第16A至16C圖所見，在任一結構中，當閘絕緣層654越薄，電晶體的截止電流越顯著降低，但是移動率μ的峰值和電晶體之導通電流沒有顯著的變化。
    在第14A至14C圖中的場效移動率μ之峰值大約為80 cm2/Vs，在第15A至15C圖中大約為60 cm2/Vs，及在第16A至16C圖中大約為40 cm2/Vs；因此，移動率μ之峰值會隨著偏移長度(Loff)增加而減少。同樣適用於電晶體的截止電流。電晶體之導通電流也隨著偏移長度(Loff)增加而減少；然而，導通電流的減少程度比電晶體之截止電流的減少程度平緩許多。另外，當閘極電壓為1V前後時，汲極電流超過儲存電路所需的10μA。
    由於可使包括氧化物半導體的電晶體之場效移動率如上述般高，因此電晶體可毫無困難地操作在以上任何實施例中的儲存電路。
    接下來，將說明包括含有In、Sn和Zn之氧化物半導體層作為通道形成層的電晶體之實例來作為電晶體之另一實例。
    第17A至17C圖顯示包括一含有In、Sn、Zn作為主要成分的氧化物半導體層以及一厚度為100nm的閘絕緣層，並具有3μm之通道長度L以及10μm之通道寬度W為的電晶體之特性。請注意Vd為10V。
    第17A圖顯示刻意不加熱元件形成層藉由濺射法沉積含有In、Sn、Zn作為主要成分的氧化物半導體膜而形成的氧化物半導體層的電晶體特性。第17A圖顯示場效移動率為18.8cm2/Vs。第17B圖顯示當以200℃加熱基板時藉由濺射法沉積含有In、Sn、Zn作為主要成分的氧化物半導體膜而形成的氧化物半導體層的電晶體特性。第17B圖顯示場效移動率為32.2cm2/Vsec。這表示刻意地加熱會增加電晶體的場效移動率。
    第17C圖顯示在200℃下藉由濺射法沉積含有In、Sn、Zn作為主要成分的氧化物半導體膜而形成並接著進行650℃之加熱處理的氧化物半導體層的電晶體特性。第17C圖顯示場效移動率為34.5cm2/Vsec。這表示在沉積氧化物半導體膜之後進行加熱處理會增加場效移動率。
    請注意可以下列方式來結晶化含有In、Sn、Zn作為主要成分的氧化物半導體層：注入氧離子進氧化物半導體層中、藉由加熱處理釋放包括在氧化物半導體中的如氫、水分、氫氧化物、或氫化物之雜質、以及透過加熱處理或藉由之後進行的其他加熱處理來結晶化氧化物半導體層。藉由上述晶化處理或再晶化處理，可以得到具有良好結晶性的非單晶氧化物半導體層。
    例如，至於包括含有In、Sn、Zn作為主要成分且不刻意加熱元件形成層而形成的氧化物半導體層之電晶體，臨界電壓傾向往負方向偏移，如第17A圖所示。對照下，例如，至於在刻意加熱元件形成層來形成之包括氧化物半導體層的電晶體，臨界電壓會偏移使得電晶體更接近常閉型電晶體，如第17B圖所示。由此發現到在沉積氧化物半導體膜期間的加熱處理及在沉積之後的加熱處理之至少一者使得電晶體更有可能成為常閉型。
    也可藉由改變In、Sn及Zn的比率來控制電晶體之臨界電壓。例如，當氧化物半導體膜中的In、Sn、Zn之組成比為2：1：3時，電晶體更有可能當作常閉型電晶體。
    例如，當在150℃以2MV/cm的強度施加閘極偏壓達一個小時以進行偏壓溫度應力測試(BT測試)時，臨界電壓的漂移小於±1.5V，最好小於±1.0V。這表示藉由在沉積氧化物半導體膜期間的加熱處理及在沉積之後的加熱處理之至少一者，來提高對於閘極偏壓應力的穩定性。第18A及18B圖和第19A及19B圖顯示對下列兩電晶體進行BT測試的結果：樣本1(在形成氧化物半導體膜之後不進行加熱處理)及樣本2(在形成氧化物半導體膜之後以650℃進行加熱處理)。進行正BT測試和負BT測試來作為BT測試。
    在正BT測試中，首先，在元件形成層(基板)溫度為25℃且Vds為10V時測量電晶體之Vgs-Ids特性。接著，將元件形成層(基板)溫度設為150℃並將Vds設成0.1V。之後，施加20V的Vgs使得施加到閘絕緣層的電場強度為2MV/cm，並保持此條件達一小時。接著，將Vgs設為0V。然後，在元件形成層(基板)溫度為25℃且Vds為10V時測量電晶體的Vgs-Ids特性。
    在負BT測試中，首先，在元件形成層(基板)溫度為25℃且Vds為10V時測量電晶體之Vgs-Ids特性。接著，將元件形成層(基板)溫度設為150℃並將Vds設成0.1V。之後，施加-20V的Vgs使得施加到閘絕緣層的電場強度為-2MV/cm，並保持此條件達一小時。接著，將Vgs設為0V。然後，在元件形成層(基板)溫度為25℃且Vds為10V時測量電晶體的Vgs-Ids特性。
    第18A及18B圖分別顯示樣本1之正BT測試的結果以及樣本1之負BT測試的結果。第19A及19B圖分別顯示樣本2之正BT測試的結果以及樣本2之負BT測試的結果。
    如第18A及18B圖所示，樣本1之因正BT測試及負BT測試而造成的臨界電壓之偏移量分別為1.80V及-0.42V。如第19A及19B圖所示，樣本2之因正BT測試及負BT測試而造成的臨界電壓之偏移量分別為0.79V及0.76V。因此發現到在樣本1及樣本2兩者中，BT測試前後之間的電晶體之臨界電壓之偏移量都很小且可靠性都很高。
    此外，當以X線衍射(XRD)分析藉由使用組成比為In：Sn：Zn=1：1：1的靶材且不刻意加熱元件形成層而進行濺射所形成的氧化物半導體膜時，會觀察到光暈圖案。然而，藉由對氧化物半導體膜進行加熱處理，可以使其結晶化。可適當地設定當時的加熱處理溫度；當以650℃進行加熱處理時，例如，可由X線衍射觀察到明確的衍射峰值。
    在此，下面顯示In-Sn-Zn-O膜的XRD分析之結果。使用Bruker AXS公司製造的X線衍射D8 ADVANCE來實施XRD分析，並利用平面外法來進行測量。
    準備樣本A及樣本B並對其進行XRD分析。以下將說明樣本A及樣本B的製造方法。
    在完成了脫氫處理的石英基板上形成厚度為100nm的In-Sn-Zn-O膜。
    在氧氣圍下使用具有100W(DC)之功率的濺射設備來沉積In-Sn-Zn-O膜。使用具有原子比為In：Sn：Zn=1：1：1的In-Sn-Zn-O靶材作為濺射靶材。沉積時的加熱溫度係為200℃。以上述步驟製造的樣本係為樣本A。
    接著，對以與樣本A相同的方法製造的樣本以650℃的溫度進行加熱處理。在此，在氮氣圍下進行一個小時的加熱處理，然後不降低溫度地在氧氣圍下再進行一個小時的加熱處理。以上述步驟製造的樣本係為樣本B。
    第20圖顯示樣本A及樣本B的XRD波譜。在樣本A中沒有觀測到起因於結晶的峰值，但是在樣本B中當2 θ為35°附近及37°至38°時觀察到起因於結晶的峰值。這表示藉由在沉積含有In、Sn、和Zn作為主要成分之氧化物半導體膜期間的加熱處理及在沉積之後的加熱處理之至少一者來提高氧化物半導體層的結晶性。
    藉由進行沉積氧化物半導體膜期間的加熱處理及在沉積之後的加熱處理之至少一者，例如，如第21圖所示，當元件形成層(基板)之溫度分別為125℃、85℃、和室溫(27℃)時，所製造之電晶體的每微米通道寬度之截止電流係為1aA(1×10-18A)以下、100zA(1×10-19A)以下、和1zA(1×10-21A)以下。此外，在溫度分別為125℃、85℃、和室溫(27℃)時，以上電晶體的每微米通道寬度之截止電流可最好為0.1aA(1×10-19A)以下、10zA(1×10-20A)以下、和0.1zA(1×10-22A)以下。
    雖然可藉由加熱處理去除含有In、Sn、Zn作為主要成分的氧化物半導體之膜中的氫，但因為從含有In、Sn、Zn作為主要成分的氧化物半導體中釋放水的溫度比從含有In、Ga、Zn作為主要成分的氧化物半導體中釋放水的溫度高，所以最好形成原本就不含有雜質的膜。
    另外，在形成氧化物半導體膜之後進行650℃的加熱處理的樣本B的電晶體中，評估元件形成層(基板)溫度與電特性之間的關係。
    用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，一側的Lov為3μm(總Lov為6μm)，及dW為0μm。請注意VdS為10V。在下列六個條件下進行測量：元件形成層(基板)的溫度為-40℃，-25℃，25℃，75℃，125℃及150℃。請注意Lov表示閘極與一對電極之其一者重疊的部分的寬度，並且dW表示成對電極不與氧化物半導體膜重疊的部分的寬度。
    第22圖顯示IdS(實線)及場效移動率(虛線)的Vgs依賴性。第23A圖顯示臨界電壓與元件形成層(基板)之溫度的關係。第23B圖顯示場效移動率與元件形成層(基板)之溫度的關係。
    根據第22圖及第23A圖，可知臨界電壓會隨著元件形成層(基板)溫度增加而降低。請注意臨界電壓在-40℃至150℃的範圍內從1.09 V降至-0.23 V。
    根據第22圖及第23B圖，可知場效移動率會隨著元件形成層(基板)溫度增加而降低。請注意場效移動率在-40℃至150℃的範圍內從36 cm2/Vs降至32 cm2/Vs。由此，可知在上述溫度範圍內電特性的變動很小。
    以上說明包括含有In、Sn、Zn的氧化物半導體層的電晶體。
    在包括含有In、Sn、Zn作為主要成分的氧化物半導體層的電晶體中，以保持在1aA/μm以下的截止電流，場效移動率可以是30cm2/Vs以上，最好40cm2/Vs以上，更好是60cm2/Vs以上，且能具有高到足以符合LSI所要求規格的導通電流值。例如，在通道寬度為40nm且通道長度為33nm的電晶體中，當閘極電壓為2.7V且汲極電壓為1.0V時，能流過12μA以上的導通電流。另外，電晶體在電晶體的運作溫度範圍內能具有良好的電特性。由於包括氧化物半導體層的電晶體具有上述特性，因此即便包括氧化物半導體層的電晶體係包括在由包括含有第14族(例如，矽)之半導體的半導體層之電晶體所構成的電路中，仍可提供具有新穎功能的電路而不會降低運作速度。
    本實施例能適當地結合任何其他實施例來實作。 (實施例7)
    在本實施例中，將說明如CPU之算術處理單元作為半導體裝置的實例。
    第24圖繪示算術處理單元的實例。
    第24圖中的算術處理單元包括一匯流排介面(IF)801、一控制單元(CTL)802、一快取記憶體(CACHE)803、一指令解碼器(IDecoder)805、及一處理電路806。
    匯流排介面801具有與外部單元交換信號的功能及與算術處理單元中的電路交換信號的功能。
    控制單元802具有控制算術處理單元中的電路之運作的功能。
    快取記憶體803係由控制單元802所控制並具有在算術處理單元運作期間暫時保留資料的功能。例如，可在算術處理單元中設置複數個快取記憶體803作為第一級快取和第二級快取。
    指令解碼器805具有轉譯所讀取之指令信號的功能。經轉譯的指令信號會輸入至控制單元802，且控制單元802將對應於指令信號的控制信號輸出至處理電路806。
    處理電路806係由控制單元802所控制並具有依照已輸入之指令信號進行算術處理的功能。處理電路806包括ALU或之類，且可在處理電路806中設置第1A至1C圖、第2A及2B圖、第3圖、第4A及4B圖、第5A至5C圖、和第6A及6B圖所示之邏輯電路單元101和儲存電路103。
    請注意可設置暫存器作為算術處理單元中的記憶體。在此例中，記憶體係由控制單元802所控制。例如，可在算術處理單元中設置複數個記憶體，且可使用一些記憶體作為用於處理電路806的記憶體並可使用其他記憶體作為用於指令解碼器805的暫存器。
    又，可在控制單元802或指令解碼器805中設置第1A至1C圖、第2A及2B圖、第3圖、第4A及4B圖、第5A至5C圖、和第6A及6B圖所示之儲存電路103。在此例中，輸入至積體電路中的電晶體之資料可儲存在控制單元802或指令解碼器805中的儲存電路中，藉此達到資料保留、高速運作、及降低功率耗損。
    本實施例能適當地結合任何其他實施例來實作。 (實施例8)
    在本實施例中，將說明包括實施例7之算術處理單元的電子裝置之實例。
    將參考第25A至25D圖來說明本實施例之電子裝置的實例。
    第25A圖所示之電子裝置係一個人數位助理之實例。
    第25A圖所示之個人數位助理包括外殼1001a及設置在外殼1001a中的顯示部1002a。
    請注意外殼1001a的側表面1003a可裝設用來將個人數位助理連接外部裝置的連接端及/或用來操作第25A圖之個人數位助理的按鍵。
    第25A圖之個人數位助理中的外殼1001a包括CPU、記憶體、用來傳送和接收外部裝置與CPU和記憶體之各者之間的信號之介面、及用來傳送信號至外部裝置並從中接收信號的天線。
    第25A圖之個人數位助理充作一或更多選自例如電話、電子書閱讀器、個人電腦、及遊戲機的裝置。
    第25B圖所示之電子裝置係一可摺疊式個人數位助理的實例。第25B圖之個人數位助理包括外殼1001b、設置在外殼1001b中的顯示部1002b、外殼1004、設置在外殼1004中的顯示部1005、及用來連接外殼1001b與外殼1004的樞紐1006。
    在第25B圖之個人數位助理中，藉由以樞紐1006來移動外殼1001b或外殼1004，外殼1001b可疊在外殼1004上。
    請注意外殼1001b的側表面1003b或外殼1004的側表面1007可裝設用來將個人數位助理連接外部裝置的連接端及/或用來操作第25B圖之個人數位助理的按鍵。
    顯示部1002b和顯示部1005可顯示不同的影像或一個影像。請注意不一定要設置顯示部1005，且可設置一為輸入裝置的鍵盤來取代顯示部1005。
    第25B圖之個人數位助理中的外殼1001b或外殼1004包括CPU、記憶體、及用來傳送和接收外部裝置與CPU和記憶體之各者之間的信號之介面。請注意第25B圖之個人數位助理可包括用來傳送信號至外部裝置並從中接收信號的天線。第25B圖之個人數位助理係當作一或更多例如電話、電子書閱讀器、個人電腦、及遊戲機。
    第25C圖所示之電子裝置係一靜止資訊終端的實例。第25C圖之靜止資訊終端包括外殼1001c及設置在外殼1001c中的顯示部1002c。
    請注意顯示部1002c可設置在外殼1001c的頂板1008上。
    第25C圖之靜止資訊終端的外殼1001c包括CPU、記憶體、及用來傳送和接收外部裝置與CPU和記憶體之各者之間的信號之介面。請注意第25C圖之靜止資訊終端可包括用來傳送信號至外部裝置並從中接收信號的天線。
    再者，第25C圖之靜止資訊終端中的外殼1001c的側表面1003c可裝設一或更多選自退出票的退票部、投幣部、及投票部的部分。
    第25C圖之靜止資訊終端係當作例如自動櫃員機、用於售票的資料通訊端(亦稱為多媒體站)、或遊戲機。
    第25D圖繪示一靜止資訊終端之實例。第25D圖之靜止資訊終端包括外殼1001d及設置在外殼1001d中的顯示部1002d。請注意亦可設置用來支撐外殼1001d的支架。
    請注意外殼1001d的側表面1003d可裝設用來將靜止資訊終端連接外部裝置的連接端及/或用來操作第25D圖之靜止資訊終端的按鍵。
    第25D圖之靜止資訊終端的外殼1001d可包括CPU、記憶體、及用來傳送和接收外部裝置與CPU和記憶體之各者之間的信號之介面。此外，第25D圖之靜止資訊終端可包括用來傳送信號至外部裝置並從中接收信號的天線。
    第25D圖之靜止資訊終端係當作例如數位相框、螢幕、或電視裝置。
    實施例7中的算術處理單元係作為第25A至25D圖所示之電子裝置中的CPU。
    如參考第25A至25D圖所述，本實施例之電子裝置的實例各包括實施例7中的算術處理單元作為CPU。
    藉由使用以上任何實施例中的儲存電路和邏輯電路，當降低算術處理單元所消耗的功率時，本實施例之電子裝置的實例可長時間保留資料。此外，使用以上任何實施例中的儲存電路和邏輯電路可減少算術處理單元的面積。
    本實施例能適當地結合任何其他實施例來實作。
    本申請書係基於2011/5/20向日本專利局申請的日本專利申請書第2011-113057號，特此須合併參考其全部內容。
    101‧‧‧邏輯電路單元
    103‧‧‧儲存電路
    105‧‧‧邏輯電路
    107‧‧‧電晶體
    109‧‧‧電容器
    111‧‧‧電晶體
    W‧‧‧端點
    D‧‧‧端點
    F‧‧‧端點
    C‧‧‧端點
    I‧‧‧端點
    O‧‧‧端點
    Write‧‧‧控制信號
    Data‧‧‧資料
    121‧‧‧電晶體
    123‧‧‧電晶體
    I1‧‧‧端點
    I2‧‧‧端點
    201‧‧‧加法器
    203‧‧‧AND電路
    205‧‧‧選擇器電路
    A‧‧‧端點
    B‧‧‧端點
    207‧‧‧電晶體
    209‧‧‧電晶體
    211‧‧‧反向器
    S‧‧‧選擇信號
    I0‧‧‧輸入
    I1‧‧‧輸入
    I2‧‧‧輸入
    I3‧‧‧輸入
    S0‧‧‧選擇信號
    S1‧‧‧選擇信號
    301‧‧‧算術運算單元
    303‧‧‧邏輯運算單元
    305‧‧‧移位運算單元
    307‧‧‧選擇器電路
    309‧‧‧選擇器電路
    311‧‧‧選擇器電路
    F1‧‧‧端點
    F2‧‧‧端點
    F3‧‧‧端點
    F4‧‧‧端點
    401‧‧‧電晶體
    403‧‧‧反向器
    405‧‧‧電晶體
    407‧‧‧電容器
    409‧‧‧反向器
    501‧‧‧連接器單元
    503‧‧‧佈線
    505‧‧‧記憶體
    507‧‧‧選擇器電路
    a‧‧‧資訊
    b‧‧‧資訊
    n‧‧‧資訊
    101a‧‧‧邏輯電路單元
    101b‧‧‧邏輯電路單元
    600_a‧‧‧元件形成層
    601_a‧‧‧導電層
    602_a‧‧‧絕緣層
    603_a‧‧‧半導體層
    604a_a‧‧‧區域
    604b_a‧‧‧區域
    605a_a‧‧‧導電層
    605b_a‧‧‧導電層
    600_b‧‧‧元件形成層
    601_b‧‧‧導電層
    602_b‧‧‧絕緣層
    603_b‧‧‧半導體層
    604a_b‧‧‧區域
    604b_b‧‧‧區域
    605a_b‧‧‧導電層
    605b_b‧‧‧導電層
    606a‧‧‧絕緣層
    606b‧‧‧絕緣層
    607‧‧‧絕緣層
    131‧‧‧單晶矽層
    133‧‧‧閘絕緣層
    135‧‧‧閘極
    137‧‧‧氧化物半導體層
    139‧‧‧閘絕緣層
    141‧‧‧閘極
    143‧‧‧電極
    145‧‧‧電極
    147‧‧‧絕緣層
    149‧‧‧電極
    651‧‧‧基底絕緣體
    652‧‧‧嵌入絕緣體
    653a‧‧‧半導體區
    653b‧‧‧半導體區
    653c‧‧‧半導體區
    654‧‧‧閘絕緣層
    655‧‧‧閘極
    656a‧‧‧側壁絕緣體
    656b‧‧‧側壁絕緣體
    657‧‧‧絕緣層
    658a‧‧‧源極
    658b‧‧‧汲極
    801‧‧‧匯流排介面
    802‧‧‧控制單元
    803‧‧‧快取記憶體
    805‧‧‧指令解碼器
    806‧‧‧處理電路
    1001a‧‧‧外殼
    1002a‧‧‧顯示部
    1003a‧‧‧側表面
    1001b‧‧‧外殼
    1002b‧‧‧顯示部
    1003b‧‧‧側表面
    1004‧‧‧外殼
    1005‧‧‧顯示部
    1006‧‧‧樞紐
    1007‧‧‧側表面
    1001c‧‧‧外殼
    1002c‧‧‧顯示部
    1003c‧‧‧側表面
    1008‧‧‧頂板
    1001d‧‧‧外殼
    1002d‧‧‧顯示部
    1003d‧‧‧側表面
    在附圖中，第1A至1C圖各繪示半導體裝置的實例；第2A及2B圖各繪示半導體裝置的實例；第3圖繪示半導體裝置的實例；第4A及4B圖各繪示半導體裝置的實例；第5A至5C圖各繪示半導體裝置的實例；第6A及6B圖各繪示半導體裝置的實例；第7A至7D圖各繪示半導體裝置的實例；第8A至8E圖繪示CAAC的實例；第9A至9C圖繪示CAAC的實例；第10A至10C圖繪示CAAC的實例；第11A至11E圖繪示半導體裝置的製造方法之實例；第12圖顯示電晶體之場效移動率與閘極電壓之間的關係；第13A及13B圖各繪示半導體裝置的剖面結構之實例；第14A至14C圖各顯示半導體裝置的電特性之計算結果；第15A至15C圖各顯示半導體裝置的電特性之計算結果；第16A至16C圖各顯示半導體裝置的電特性之計算結果；第17A至17C圖各顯示半導體裝置的電特性之測量結果；第18A及18B圖各顯示半導體裝置的電特性之測量結果；第19A及19B圖各顯示半導體裝置的電特性之測量結果；第20圖顯示半導體裝置的氧化物半導體膜之XRD測量結果；第21圖顯示半導體裝置的特性；第22圖顯示半導體裝置的特性；第23A及23B圖各顯示半導體裝置的特性；第24圖繪示算術處理電路的實例；第25A至25D圖各繪示電子裝置的實例；第26A及26B圖各繪示CAAC的實例；及第27A及27B圖繪示半導體裝置的實例。
    103‧‧‧儲存電路
    105‧‧‧邏輯電路
    107‧‧‧電晶體
    109‧‧‧電容器
    111‧‧‧電晶體
    W‧‧‧端點
    D‧‧‧端點
    F‧‧‧端點
    C‧‧‧端點
    I‧‧‧端點
    O‧‧‧端點
    Write‧‧‧控制信號
    Data‧‧‧資料
    权利要求:
    Claims (16)
    [1] 一種半導體裝置，包含：複數個運算電路；一選擇器電路；及一儲存電路，包括一第一電晶體，其中該儲存電路通過該第一電晶體將資料輸入至該選擇器電路，其中該選擇器電路依照該資料選擇該複數個運算電路的至少一運算結果，且其中該第一電晶體的通道形成區包含一氧化物半導體。
    [2] 如申請專利範圍第1項所述之半導體裝置，其中該儲存電路更包含一電容器，且其中該資料係經由該第一電晶體而輸入至該電容器。
    [3] 如申請專利範圍第1項所述之半導體裝置，其中該選擇器電路包括一第二電晶體、一第三電晶體、及一反向器，其中該儲存電路將該資料輸入至該第二電晶體之閘極，並通過該反向器將該資料輸入至該第三電晶體之閘極，其中該第二電晶體選擇該複數個運算電路之運算結果之其一者，且其中該第三電晶體選擇該複數個運算電路之運算結果之另一者。
    [4] 如申請專利範圍第3項所述之半導體裝置，其中該第二電晶體的通道形成區及該第三電晶體的通道形成區包含單晶矽。
    [5] 一種半導體裝置，包含：一算術邏輯單元，包括一選擇器電路和複數個運算電路；及一儲存電路，包括一第一電晶體，其中該儲存電路通過該第一電晶體將資料輸入至該選擇器電路，其中該選擇器電路依照該資料選擇該複數個運算電路的至少一運算結果，且其中該第一電晶體的通道形成區包含一氧化物半導體。
    [6] 如申請專利範圍第5項所述之半導體裝置，其中該儲存電路更包含一電容器，且其中該資料係經由該第一電晶體而輸入至該電容器。
    [7] 如申請專利範圍第5項所述之半導體裝置，其中該選擇器電路包括一第二電晶體、一第三電晶體、及一反向器，其中該儲存電路將該資料輸入至該第二電晶體之閘極，並通過該反向器將該資料輸入至該第三電晶體之閘極，其中該第二電晶體選擇該複數個運算電路之運算結果之其一者，且其中該第三電晶體選擇該複數個運算電路之運算結果之另一者。
    [8] 如申請專利範圍第7項所述之半導體裝置，其中該第二電晶體的通道形成區及該第三電晶體的通道形成區包含單晶矽。
    [9] 一種半導體裝置，包含：複數個邏輯電路單元，各包括複數個運算電路和一選擇器電路；一第一儲存電路，包括一第一電晶體；及一連接器單元，包括一第二電晶體和一第二儲存電路，該第二儲存電路包括一第三電晶體，其中該第一儲存電路通過該第一電晶體將第一資料輸入至該選擇器電路，其中該選擇器電路依照該第一資料選擇該複數個運算電路的至少一運算結果，其中該第二電晶體之源極和汲極之其一者係電性連接該複數個邏輯電路單元之其一者，其中該第二電晶體之源極和汲極之另一者係電性連接該複數個邏輯電路單元之另一者，其中該第二儲存電路通過該第三電晶體將第二資料輸入至該第二電晶體之閘極，其中該第二電晶體依照該第二資料控制該複數個邏輯電路單元之其一者和另一者之間的電性連接，且其中該第一電晶體和該第三電晶體之各者的通道形成區包含一氧化物半導體。
    [10] 如申請專利範圍第9項所述之半導體裝置，其中該第一儲存電路包括一第一電容器，其中該第二儲存電路包括一第二電容器，其中該第一資料係輸入至該第一電容器，且其中該第二資料係輸入至該第二電容器。
    [11] 如申請專利範圍第9項所述之半導體裝置，其中該選擇器電路包括一第四電晶體、一第五電晶體、及一反向器，其中該第一儲存電路將該第一資料輸入至該第四電晶體之閘極，並通過該反向器將該第一資料輸入至該第五電晶體之閘極，其中該第四電晶體選擇該複數個運算電路之運算結果之其一者，且其中該第五電晶體選擇該複數個運算電路之運算結果之另一者。
    [12] 如申請專利範圍第11項所述之半導體裝置，其中該第四電晶體的通道形成區及該第五電晶體的通道形成區包含單晶矽。
    [13] 一種半導體裝置，包含：複數個算術邏輯單元；一第一儲存電路；及一連接器單元，其中該複數個算術邏輯單元之各者包括一選擇器電路和複數個運算電路，其中該第一儲存電路包括一第一電晶體，其中該連接器單元包括一第二電晶體和一第二儲存電路，其中該第二儲存電路包括一第三電晶體，其中該第一儲存電路通過該第一電晶體將第一資料輸入至該選擇器電路，其中該選擇器電路依照該第一資料選擇該複數個運算電路的至少一運算結果，其中該第二電晶體之源極和汲極之其一者係電性連接該複數個邏輯電路單元之其一者，其中該第二電晶體之源極和汲極之另一者係電性連接該複數個邏輯電路單元之另一者，其中該第二儲存電路通過該第三電晶體將第二資料輸入至該第二電晶體之閘極，其中該第二電晶體依照該第二資料控制該複數個邏輯電路單元之其一者和另一者之間的電性連接，且其中該第一電晶體和該第三電晶體之各者的通道形成區包含一氧化物半導體。
    [14] 如申請專利範圍第13項所述之半導體裝置，其中該第一儲存電路包括一第一電容器，其中該第二儲存電路包括一第二電容器，其中該第一資料係輸入至該第一電容器，且其中該第二資料係輸入至該第二電容器。
    [15] 如申請專利範圍第13項所述之半導體裝置，其中該選擇器電路包括一第四電晶體、一第五電晶體、及一反向器，其中該第一儲存電路將該第一資料輸入至該第四電晶體之閘極，並通過該反向器將該第一資料輸入至該第五電晶體之閘極，其中該第四電晶體選擇該複數個運算電路之運算結果之其一者，且其中該第五電晶體選擇該複數個運算電路之運算結果之另一者。
    [16] 如申請專利範圍第15項所述之半導體裝置，其中該第四電晶體的通道形成區及該第五電晶體的通道形成區包含單晶矽。
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    JP2011113057||2011-05-20||
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